JP4313956B2 - 不揮発性半導体記憶装置の製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、不揮発性半導体記憶装置の製造方法に係り、特に電荷を保持する浮遊ゲートを有する不揮発性半導体記憶装置の製造方法に関するもので、例えばNOR 型フラッシュメモリなどに使用されるものである。
【０００２】
【従来の技術】
従来の不揮発性半導体記憶装置のメモリセルの製造工程を簡単に説明する。
【０００３】
図６（ａ）および（ｂ）は、セルトランジスタのチャネル幅Ｗ方向の断面構造、図７はセルトランジスタのチャネル長Ｌ方向の断面構造を概略的に示す。
【０００４】
まず、図６（ａ）に示すように、シリコン基板101 上にトンネル酸化膜用のシリコン酸化膜102 、浮遊ゲート（FG）用の第１の多結晶シリコン膜103 、シリコンナイトライド膜104 、シリコン酸化膜105 を堆積する。
【０００５】
そして、通常の光蝕刻法によりフォトレジスト（図示せず）を所望のパターンに加工し、それをマスクにしてRIE 法によりシリコン酸化膜105 とシリコンナイトライド膜104 を加工する。そして、0 2 プラズマ中にシリコン基板を晒し、前記フォトレジストを除去し、シリコン酸化膜105 をマスクにしてRIE 法により第１の多結晶シリコン膜103 を加工する。
【０００６】
この後、通常の工程により、図６（ｂ）に示すように、シリコン基板中に素子分離領域（STI ）を形成した後、第２のシリコン酸化膜105 、シリコンナイトライド膜104 を除去する。ここで、106 はSTI の溝の内壁の第３のシリコン酸化膜、107 は溝に埋め込まれた第４のシリコン酸化膜である。
【０００７】
この後、FG用の第２の多結晶シリコン膜108 を堆積してチャネル幅Ｗ方向に分離（セルトランジスタ毎）加工する。そして、ゲート間絶縁膜（ONO 膜）109 と、制御ゲート（GC）用の第３の多結晶シリコン膜110 およびWSi 膜111 と、ゲート表面保護用のシリコン酸化膜112 を堆積する。
【０００８】
この後、シリコン酸化膜112 をパターンニング加工し、それをマスクにしてRIE 法により、WSi 膜111 、第３の多結晶シリコン膜110 、ONO 膜109 、第２の多結晶シリコン膜108 、第１の多結晶シリコン膜103 をチャネル長Ｌ方向方向に分離加工する。
【０００９】
そして、ゲート電極（FG用の第１の多結晶シリコン膜103 および第２の多結晶シリコン膜108 と、CG用の第３の多結晶シリコン膜110 およびWSi 膜111 ）とONO 膜109 の側壁にゲート表面保護用の第６のシリコン酸化膜113 を形成する。
【００１０】
しかし、従来の方法で製造された浮遊電極の形状は、下端部（裾部）がテーパ状に広がることが多く、これに起因して電荷保持特性（Data Retention）が不良になるという問題があり、この点を以下に説明する。
【００１１】
図８は、従来の方法で製造されたセルトランジスタのゲート電極部のチャネル長Ｌ方向の断面構造を拡大して示す。
【００１２】
図８において、浮遊電極の裾部が外側にテーパ状に広がっており、浮遊電極の裾部テーパ面と浮遊電極下のトンネル酸化膜102 の表面との間のテーパ角θは＜90°である。
【００１３】
また、浮遊電極の裾部がONO 膜109 の端から半導体基板表面に垂直に降ろした垂線より外側にはみ出している（裾部先端の外側へのはみ出し量ａ＞0nm ）。
【００１４】
上記したように浮遊電極の裾部が外側にテーパ状に広がると、
（イ）浮遊電極の裾部に電界が集中する。
【００１５】
（ロ）ONO 膜109 の端から半導体基板表面に垂直に降ろした垂線より外側に浮遊電極の裾部がはみ出しているので、後のドレイン・ソース領域形成工定でゲート電極の側面下の半導体基板に打ち込まれるイオン（例えばAs）が、浮遊電極の裾下のトンネル酸化膜102 中にも打ち込まれてしまい、トンネル酸化膜102 が劣化し、低電界でもリーク電流が流れる。
【００１６】
【発明が解決しようとする課題】
上記したように従来の不揮発性半導体記憶装置の製造方法は、セルトランジスタの浮遊電極の下端部（裾部）がテーパ状に広がり、これに起因してセルトランジスタの電荷保持特性が不良になるという問題があった。
【００１７】
本発明は上記の問題点を解決すべくなされたもので、セルトランジスタの浮遊電極の下端部（裾部）がテーパ状に広がることを防止し、セルトランジスタの電荷保持特性の劣化を防止し得る不揮発性半導体記憶装置の製造方法を提供することを目的とする。
【００１８】
【課題を解決するための手段】
本発明の第１の不揮発性半導体記憶装置の製造方法は、半導体基板上にゲート絶縁膜用のシリコン酸化膜、浮遊ゲート用の多結晶シリコン膜を堆積し、前記浮遊ゲート用の多結晶シリコン膜および前記半導体基板を反応性イオンエッチング法により加工し、前記半導体基板に素子分離領域を形成すると共に前記浮遊ゲート用の多結晶シリコン膜をチャネル幅Ｗ方向に分離する工程と、この分離工程後、前記浮遊ゲート用の多結晶シリコン膜上にゲート間絶縁膜、制御ゲート用の多結晶シリコン膜および金属シリサイド膜を堆積し、反応性イオンエッチング法により、前記金属シリサイド膜、前記制御ゲート用の多結晶シリコン膜、前記ゲート間絶縁膜、前記浮遊ゲート用の多結晶シリコン膜をチャネル長Ｌ方向に分離加工する工程と、前記チャネル長Ｌ方向に分離加工された前記浮遊ゲート用の多結晶シリコン膜、前記制御ゲート用の多結晶シリコン膜、前記金属シリサイド膜および前記ゲート間絶縁膜の側壁にゲート表面保護用のシリコン酸化膜を形成する工程とを具備し、前記チャネル長Ｌ方向の分離加工において前記浮遊ゲート用の多結晶シリコン膜を反応性イオンエッチング法により加工する時に、Cl2 /HBr/02 のガス系を用い、前記浮遊ゲート用の多結晶シリコン膜を前記ゲート絶縁膜用のシリコン酸化膜の表面までエッチングした後、HBr/ 02 のガス系を用いてオーバーエッチングを行って前記浮遊ゲート用の多結晶シリコン膜の裾部のテーパ角が90度以上となるように加工することを特徴とする。
【００１９】
本発明の第２の不揮発性半導体記憶装置の製造方法は、半導体基板上にゲート絶縁膜用のシリコン酸化膜、浮遊ゲート用の多結晶シリコン膜を堆積し、前記浮遊ゲート用の多結晶シリコン膜および前記半導体基板を反応性イオンエッチング法により加工し、前記半導体基板に素子分離領域を形成すると共に前記浮遊ゲート用の多結晶シリコン膜をチャネル幅Ｗ方向に分離する工程と、この分離工程後、前記浮遊ゲート用の多結晶シリコン膜上にゲート間絶縁膜、制御ゲート用の多結晶シリコン膜および金属シリサイド膜を堆積し、反応性イオンエッチング法により、前記金属シリサイド膜、前記制御ゲート用の多結晶シリコン膜、前記ゲート間絶縁膜、前記浮遊ゲート用の多結晶シリコン膜をチャネル長Ｌ方向に分離加工する工程と、前記チャネル長Ｌ方向に分離加工された前記浮遊ゲート用の多結晶シリコン膜、前記制御ゲート用の多結晶シリコン膜、前記金属シリサイド膜および前記ゲート間絶縁膜の側壁にゲート表面保護用のシリコン酸化膜を形成する工程とを具備し、前記チャネル長Ｌ方向の分離加工において前記浮遊ゲート用の多結晶シリコン膜を反応性イオンエッチング法により加工する時に、Cl2 /HBr/02 のガス系を用い、前記浮遊ゲート用の多結晶シリコン膜を前記ゲート絶縁膜用のシリコン酸化膜の表面までエッチングした後、HBr/ 02 のガス系を用いてオーバーエッチングを行って前記ゲート間絶縁膜の端から半導体基板表面に降ろした垂線より浮遊ゲート用の多結晶シリコン膜の裾部側面が内側になるように加工することを特徴とする。
【００２１】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
【００２２】
＜第１の実施形態のセルトランジスタの製造工程とゲート電極部の構造＞
図１（ａ）乃至（ｃ）および図２（ａ）乃至（ｃ）は、本発明の第１の実施形態に係る不揮発性半導体記憶装置のメモリセルの製造工程について、セルトランジスタのチャネル幅Ｗ方向の断面構造およびチャネル長Ｌ方向の断面構造を概略的に示している。
【００２３】
まず、図１（ａ）および図２（ａ）に示すように、シリコン基板301 上に800℃の02 雰囲気で加熱し、トンネル酸化膜用の厚さ10nmの第１のシリコン酸化膜302 を形成する。次に、減圧CVD 法を用いて、浮遊ゲート（FG）用の厚さ60nmの第１の多結晶シリコン膜303 と、厚さ100nm のシリコンナイトライド膜304 と、厚さ150nm の第２のシリコン酸化膜305 を堆積する。
【００２４】
そして、通常の光蝕刻法によりフォトレジスト（図示せず）を所望のパターンに加工し、それをマスクにしてRIE 法により第２のシリコン酸化膜305 とシリコンナイトライド膜304 を加工する。そして、02 プラズマ中にシリコン基板を晒し、前記フォトレジストを除去し、第２のシリコン酸化膜305 をマスクにしてRIE 法により第１の多結晶シリコン膜303 を加工する。
【００２５】
次に、図１（ｂ）および図２（ａ）に示すように、第２のシリコン酸化膜305をマスクに、第１のシリコン酸化膜302 およびシリコン基板301 を加工し、シリコン基板中に素子分離領域形成用の浅い溝を形成し、1000℃の02 雰囲気で加熱し、溝の内壁に厚さ6nm の第３のシリコン酸化膜306 を形成する。そして、HDP（high density plasma ）法により、素子分離用の厚さ600nm の第４のシリコン酸化膜307 を堆積し、前記溝に埋め込む。
【００２６】
次に、図１（ｃ）および図２（ｂ）に示すように、CMP （chemical mechanical polish）法により、第４のシリコン酸化膜307 を平坦化し、900 ℃の窒素雰囲気中で加熱する。
【００２７】
次に、Buffered HF 溶液中に10秒間浸し、150 ℃のリン酸処理によりシリコンナイトライド膜304 を除去する。そして、Dilute HF 溶液で第４のシリコン酸化膜307 を20nmエッチングする。
【００２８】
次に、減圧CVD 法により、リンが添加された厚さ100nm の浮遊ゲート（FG）用の第２の多結晶シリコン膜308 を堆積し、フォトレジストをマスクにしてRIE 法により第２の多結晶シリコン膜308 をチャネル幅Ｗ方向に分離（セルトランジスタ毎）するように加工する。
【００２９】
次に、減圧CVD 法により、ゲート間絶縁膜309 と、制御ゲート（GC）用のリンが添加された厚さ100nm の第３の多結晶シリコン膜310 および厚さ100nm のWSi膜311 と、ゲート表面保護用の厚さ20nmの第５のシリコン酸化膜312 を堆積する。この場合、ゲート間絶縁膜309 は、厚さ5nm のシリコン酸化膜、厚さ5nm のシリコンナイトライド膜、厚さ5nm のシリコン酸化膜の３層膜（ONO 膜）309 として形成する。
【００３０】
次に、図２（ｃ）に示すように、フォトリソグラフィ法によりフォトレジストを所望の形にパターンニングし、それをマスクにしてRIE 法により第５のシリコン酸化膜312 を加工する。
【００３１】
次に、第５のシリコン酸化膜312 をマスクにしてRIE 法により、WSi 膜311 、第３の多結晶シリコン膜310 、ONO 膜309 、第２の多結晶シリコン膜308 、第１の多結晶シリコン膜303 をチャネル長Ｌ方向方向に分離加工する。
【００３２】
そして、1000℃の0 2 雰囲気で加熱し、ゲート電極（FG用の第１の多結晶シリコン膜303 および第２の多結晶シリコン膜308 と、CG用の第３の多結晶シリコン膜310 およびWSi 膜311 ）とONO 膜309 の側壁にゲート表面保護用の第６のシリコン酸化膜313 を形成する。
【００３３】
さらに、上記実施形態において、浮遊電極の裾部のテーパ（Taper ）角が90度以上となるように、以下の方法（イ）、（ロ）、（ハ）、（ニ）のいずれかを実施する。
【００３４】
（イ）第２の多結晶シリコン膜および第１の多結晶シリコン膜303 をRIE 法により加工する時に、Cl2 /HBr/02 のガス系を用い、第１の多結晶シリコン膜303 をトンネル酸化膜（第１のシリコン酸化膜302 ）の表面までエッチングした時点を検知（Just検知）した後、オーバーエッチングのガス系にHBr/ 02 を用いてオーバーエッチングを行う。
【００３５】
（ロ）上記（イ）の方法で第２の多結晶シリコン膜および第１の多結晶シリコン膜303 をRIE 法により加工した後に、第６のシリコン酸化膜313 を形成する時に、1000℃の02 雰囲気で、厚さ10nm以上酸化する。
【００３６】
（ハ）前記（イ）の方法で第２の多結晶シリコン膜および第１の多結晶シリコン膜303 をRIE 法により加工した後に、第６のシリコン酸化膜313 を形成する時に、H2 、02 のガス系を用いる（Insitu Steamed Generation;ISSGの酸化法）。
【００３７】
（ニ）前記（イ）の方法で第２の多結晶シリコン膜および第１の多結晶シリコン膜303 をRIE 法により加工した後に、第６のシリコン酸化膜313 を形成する時に、03 酸化を用いる。
【００３８】
その他、所望の形状を満足する方法であれば、この限りではない。
【００３９】
図３は、上記第１の実施形態の方法で製造されたセルトランジスタのゲート電極部のチャネル長Ｌ方向の断面構造を拡大して示す。
【００４０】
図３において、浮遊電極の裾部が内側にテーパ状に狭くなっており、浮遊電極の裾部テーパ面と浮遊電極下のトンネル酸化膜302 の表面との間のテーパ角θは＞90°（逆テーパ状態）である。
【００４１】
また、浮遊電極の裾部がONO 膜309 の端から半導体基板表面に垂直に降ろした垂線より内側へ引っ込んでいる（裾部先端の内側への引っ込み量ａ≦0 ）。
【００４２】
上記したように浮遊電極の裾部が内側にテーパ状に狭くなっていると、
（イ）浮遊電極の裾部への電界集中を抑制することができる。
【００４３】
（ロ）ONO 膜309 の端から半導体基板表面に垂直に降ろした垂線より内側へ浮遊電極の裾部側面が引っ込んでいるので、後のドレイン・ソース領域形成工程でゲート電極の側面下の半導体基板に打ち込まれるイオン（例えばAs）が、浮遊電極の裾下のトンネル酸化膜302 中にも打ち込まれることを抑制でき、トンネル酸化膜302 の劣化を防止でき、低電界でリーク電流が流れることを防止できる（電荷保持特性が良好である）。
【００４４】
＜第２の実施形態のセルトランジスタの製造工程とゲート電極部の構造＞
図４は、本発明の第２の実施形態に係る不揮発性半導体記憶装置のメモリセルの製造工程について、セルトランジスタのチャネル長Ｌ方向の断面構造を概略的に示している。
【００４５】
第２の実施形態の製造工程およびゲート電極部の構造は、前述した第１の実施形態の製造工程およびゲート電極部の構造と比べて、ONO 膜309 のパターニング工程およびONO 膜309 の断面構造が異なり、その他は同じであるので同じ符号を付してその説明を省略する。
【００４６】
即ち、第５のシリコン酸化膜312 をマスクにしてRIE 法により、WSi 膜311 、第３の多結晶シリコン膜310 、ONO 膜309 、第２の多結晶シリコン膜308 、第１の多結晶シリコン膜303 を加工し、1000℃の02 雰囲気で加熱し、ゲート電極の側壁に第６のシリコン酸化膜313 を形成する。
【００４７】
この時、ONO 膜309 の端から半導体基板表面に垂直に降ろした垂線より、浮遊電極の裾部側面が内側になるように、以下の方法（イ）、（ロ）、（ハ）、（ニ）のいずれかを実施する。
【００４８】
（イ）第２の多結晶シリコン膜および第１の多結晶シリコン膜303 をRIE 法により加工する時に、Cl2 /HBr/02 のガス系を用い、第１の多結晶シリコン膜303 のエッチングをJust検知した後、オーバーエッチングのガス系にHBr/ 02 を用いてオーバーエッチングを100 ％以上行う。
【００４９】
（ロ）上記（イ）の方法で第２の多結晶シリコン膜および第１の多結晶シリコン膜303 をRIE 法により加工した後に、第６のシリコン酸化膜313 を形成する時に、1000℃の02 雰囲気で、厚さ10nm以上酸化する。
【００５０】
（ハ）前記（イ）の方法で第２の多結晶シリコン膜および第１の多結晶シリコン膜303 をRIE 法により加工した後に、第６のシリコン酸化膜313 を形成する時に、H2 、02 のガス系を用いる（Insitu Steamed Generation;ISSGの酸化法）。
【００５１】
（ニ）前記（イ）の方法で第２の多結晶シリコン膜および第１の多結晶シリコン膜303 をRIE 法により加工した後に、第６のシリコン酸化膜313 を形成する時に、03 酸化を用いる。
【００５２】
その他、所望の形状を満足する方法であれば、この限りではない。
【００５３】
図５は、セルトランジスタの電荷保持特性の不良率と、第１の実施形態で説明した浮遊電極の裾部のテーパ角θの関係（テーパ角θ依存性）および第２の実施形態で説明したONO 膜端から半導体基板表面に垂直に降ろした垂線と浮遊電極の裾部側面の相対位置との関係を示す。
【００５４】
ここで、従来例と対比するために、テーパ角θ＞90°の特性およびONO 膜端から半導体基板表面に垂直に降ろした垂線と浮遊電極の裾部先端がONO 膜端より外側に位置する場合の特性も示した。
【００５５】
この図から、第１の実施形態により、浮遊電極の裾部のテーパ角θを90度以上にすることにより、従来例よりも電荷保持特性不良を低減することができることが分かる。
【００５６】
また、第２の実施形態により、ONO 膜端から半導体基板表面に垂直に降ろした垂線よりも浮遊電極の裾部側面を内側に位置させることにより、従来例よりも電荷保持特性不良を低減することができることが分かる。
【００５７】
また、第１の実施形態と第２の実施形態の組み合わせにより、浮遊電極の裾部のテーパ角θが90度以上にし、かつ、ONO 膜端から半導体基板表面に垂直に降ろした垂線よりも浮遊電極の裾部側面を内側に位置させることにより、電荷保持特性不良をさらに低減することができることが分かる。
【００５８】
【発明の効果】
上述したように本発明によれば、セルトランジスタの浮遊電極の裾部がテーパ状に広がることを防止し、セルトランジスタの電荷保持特性の劣化を防止し得る不揮発性半導体記憶装置の製造方法を提供することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る不揮発性半導体記憶装置のメモリセルの製造工程についてセルトランジスタのチャネル幅Ｗ方向の構造を示す断面図。
【図２】図１に示したセルトランジスタのチャネル長Ｌ方向の構造を示す断面図。
【図３】第１の実施形態の方法で製造されたセルトランジスタのゲート電極部のチャネル長Ｌ方向の構造を拡大して示す断面図。
【図４】本発明の第２の実施形態に係る不揮発性半導体記憶装置のメモリセルの製造工程について、セルトランジスタのチャネル長Ｌ方向の構造を概略的に示す断面図。
【図５】セルトランジスタの電荷保持特性の不良率と、第１の実施形態で説明した浮遊電極の裾部のテーパ角θの関係および第２の実施形態で説明したONO 膜端から半導体基板表面に垂直に降ろした垂線と浮遊電極の裾部側面の相対位置との関係を示す特性図。
【図６】従来の不揮発性半導体記憶装置のメモリセルの製造工程の一部についてセルトランジスタのチャネル幅Ｗ方向の構造を示す断面図。
【図７】図６に示したセルトランジスタのチャネル長Ｌ方向の構造を示す断面図。
【図８】従来の方法で製造されたセルトランジスタのゲート電極部のチャネル長Ｌ方向の構造を拡大して示す断面図。
【符号の説明】
301 …シリコン基板、
302 …第１のシリコン酸化膜、
303 …第１の多結晶シリコン膜、
306 …第３のシリコン酸化膜、
307 …第４のシリコン酸化膜、
308 …第２の多結晶シリコン膜、
309 …ゲート間絶縁膜（ONO 膜）、
310 …第３の多結晶シリコン膜、
311 …WSi 膜、
312 …第５のシリコン酸化膜、
313 …第６のシリコン酸化膜。
【発明の属する技術分野】
本発明は、不揮発性半導体記憶装置の製造方法に係り、特に電荷を保持する浮遊ゲートを有する不揮発性半導体記憶装置の製造方法に関するもので、例えばNOR 型フラッシュメモリなどに使用されるものである。
【０００２】
【従来の技術】
従来の不揮発性半導体記憶装置のメモリセルの製造工程を簡単に説明する。
【０００３】
図６（ａ）および（ｂ）は、セルトランジスタのチャネル幅Ｗ方向の断面構造、図７はセルトランジスタのチャネル長Ｌ方向の断面構造を概略的に示す。
【０００４】
まず、図６（ａ）に示すように、シリコン基板101 上にトンネル酸化膜用のシリコン酸化膜102 、浮遊ゲート（FG）用の第１の多結晶シリコン膜103 、シリコンナイトライド膜104 、シリコン酸化膜105 を堆積する。
【０００５】
そして、通常の光蝕刻法によりフォトレジスト（図示せず）を所望のパターンに加工し、それをマスクにしてRIE 法によりシリコン酸化膜105 とシリコンナイトライド膜104 を加工する。そして、0 2 プラズマ中にシリコン基板を晒し、前記フォトレジストを除去し、シリコン酸化膜105 をマスクにしてRIE 法により第１の多結晶シリコン膜103 を加工する。
【０００６】
この後、通常の工程により、図６（ｂ）に示すように、シリコン基板中に素子分離領域（STI ）を形成した後、第２のシリコン酸化膜105 、シリコンナイトライド膜104 を除去する。ここで、106 はSTI の溝の内壁の第３のシリコン酸化膜、107 は溝に埋め込まれた第４のシリコン酸化膜である。
【０００７】
この後、FG用の第２の多結晶シリコン膜108 を堆積してチャネル幅Ｗ方向に分離（セルトランジスタ毎）加工する。そして、ゲート間絶縁膜（ONO 膜）109 と、制御ゲート（GC）用の第３の多結晶シリコン膜110 およびWSi 膜111 と、ゲート表面保護用のシリコン酸化膜112 を堆積する。
【０００８】
この後、シリコン酸化膜112 をパターンニング加工し、それをマスクにしてRIE 法により、WSi 膜111 、第３の多結晶シリコン膜110 、ONO 膜109 、第２の多結晶シリコン膜108 、第１の多結晶シリコン膜103 をチャネル長Ｌ方向方向に分離加工する。
【０００９】
そして、ゲート電極（FG用の第１の多結晶シリコン膜103 および第２の多結晶シリコン膜108 と、CG用の第３の多結晶シリコン膜110 およびWSi 膜111 ）とONO 膜109 の側壁にゲート表面保護用の第６のシリコン酸化膜113 を形成する。
【００１０】
しかし、従来の方法で製造された浮遊電極の形状は、下端部（裾部）がテーパ状に広がることが多く、これに起因して電荷保持特性（Data Retention）が不良になるという問題があり、この点を以下に説明する。
【００１１】
図８は、従来の方法で製造されたセルトランジスタのゲート電極部のチャネル長Ｌ方向の断面構造を拡大して示す。
【００１２】
図８において、浮遊電極の裾部が外側にテーパ状に広がっており、浮遊電極の裾部テーパ面と浮遊電極下のトンネル酸化膜102 の表面との間のテーパ角θは＜90°である。
【００１３】
また、浮遊電極の裾部がONO 膜109 の端から半導体基板表面に垂直に降ろした垂線より外側にはみ出している（裾部先端の外側へのはみ出し量ａ＞0nm ）。
【００１４】
上記したように浮遊電極の裾部が外側にテーパ状に広がると、
（イ）浮遊電極の裾部に電界が集中する。
【００１５】
（ロ）ONO 膜109 の端から半導体基板表面に垂直に降ろした垂線より外側に浮遊電極の裾部がはみ出しているので、後のドレイン・ソース領域形成工定でゲート電極の側面下の半導体基板に打ち込まれるイオン（例えばAs）が、浮遊電極の裾下のトンネル酸化膜102 中にも打ち込まれてしまい、トンネル酸化膜102 が劣化し、低電界でもリーク電流が流れる。
【００１６】
【発明が解決しようとする課題】
上記したように従来の不揮発性半導体記憶装置の製造方法は、セルトランジスタの浮遊電極の下端部（裾部）がテーパ状に広がり、これに起因してセルトランジスタの電荷保持特性が不良になるという問題があった。
【００１７】
本発明は上記の問題点を解決すべくなされたもので、セルトランジスタの浮遊電極の下端部（裾部）がテーパ状に広がることを防止し、セルトランジスタの電荷保持特性の劣化を防止し得る不揮発性半導体記憶装置の製造方法を提供することを目的とする。
【００１８】
【課題を解決するための手段】
本発明の第１の不揮発性半導体記憶装置の製造方法は、半導体基板上にゲート絶縁膜用のシリコン酸化膜、浮遊ゲート用の多結晶シリコン膜を堆積し、前記浮遊ゲート用の多結晶シリコン膜および前記半導体基板を反応性イオンエッチング法により加工し、前記半導体基板に素子分離領域を形成すると共に前記浮遊ゲート用の多結晶シリコン膜をチャネル幅Ｗ方向に分離する工程と、この分離工程後、前記浮遊ゲート用の多結晶シリコン膜上にゲート間絶縁膜、制御ゲート用の多結晶シリコン膜および金属シリサイド膜を堆積し、反応性イオンエッチング法により、前記金属シリサイド膜、前記制御ゲート用の多結晶シリコン膜、前記ゲート間絶縁膜、前記浮遊ゲート用の多結晶シリコン膜をチャネル長Ｌ方向に分離加工する工程と、前記チャネル長Ｌ方向に分離加工された前記浮遊ゲート用の多結晶シリコン膜、前記制御ゲート用の多結晶シリコン膜、前記金属シリサイド膜および前記ゲート間絶縁膜の側壁にゲート表面保護用のシリコン酸化膜を形成する工程とを具備し、前記チャネル長Ｌ方向の分離加工において前記浮遊ゲート用の多結晶シリコン膜を反応性イオンエッチング法により加工する時に、Cl2 /HBr/02 のガス系を用い、前記浮遊ゲート用の多結晶シリコン膜を前記ゲート絶縁膜用のシリコン酸化膜の表面までエッチングした後、HBr/ 02 のガス系を用いてオーバーエッチングを行って前記浮遊ゲート用の多結晶シリコン膜の裾部のテーパ角が90度以上となるように加工することを特徴とする。
【００１９】
本発明の第２の不揮発性半導体記憶装置の製造方法は、半導体基板上にゲート絶縁膜用のシリコン酸化膜、浮遊ゲート用の多結晶シリコン膜を堆積し、前記浮遊ゲート用の多結晶シリコン膜および前記半導体基板を反応性イオンエッチング法により加工し、前記半導体基板に素子分離領域を形成すると共に前記浮遊ゲート用の多結晶シリコン膜をチャネル幅Ｗ方向に分離する工程と、この分離工程後、前記浮遊ゲート用の多結晶シリコン膜上にゲート間絶縁膜、制御ゲート用の多結晶シリコン膜および金属シリサイド膜を堆積し、反応性イオンエッチング法により、前記金属シリサイド膜、前記制御ゲート用の多結晶シリコン膜、前記ゲート間絶縁膜、前記浮遊ゲート用の多結晶シリコン膜をチャネル長Ｌ方向に分離加工する工程と、前記チャネル長Ｌ方向に分離加工された前記浮遊ゲート用の多結晶シリコン膜、前記制御ゲート用の多結晶シリコン膜、前記金属シリサイド膜および前記ゲート間絶縁膜の側壁にゲート表面保護用のシリコン酸化膜を形成する工程とを具備し、前記チャネル長Ｌ方向の分離加工において前記浮遊ゲート用の多結晶シリコン膜を反応性イオンエッチング法により加工する時に、Cl2 /HBr/02 のガス系を用い、前記浮遊ゲート用の多結晶シリコン膜を前記ゲート絶縁膜用のシリコン酸化膜の表面までエッチングした後、HBr/ 02 のガス系を用いてオーバーエッチングを行って前記ゲート間絶縁膜の端から半導体基板表面に降ろした垂線より浮遊ゲート用の多結晶シリコン膜の裾部側面が内側になるように加工することを特徴とする。
【００２１】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
【００２２】
＜第１の実施形態のセルトランジスタの製造工程とゲート電極部の構造＞
図１（ａ）乃至（ｃ）および図２（ａ）乃至（ｃ）は、本発明の第１の実施形態に係る不揮発性半導体記憶装置のメモリセルの製造工程について、セルトランジスタのチャネル幅Ｗ方向の断面構造およびチャネル長Ｌ方向の断面構造を概略的に示している。
【００２３】
まず、図１（ａ）および図２（ａ）に示すように、シリコン基板301 上に800℃の02 雰囲気で加熱し、トンネル酸化膜用の厚さ10nmの第１のシリコン酸化膜302 を形成する。次に、減圧CVD 法を用いて、浮遊ゲート（FG）用の厚さ60nmの第１の多結晶シリコン膜303 と、厚さ100nm のシリコンナイトライド膜304 と、厚さ150nm の第２のシリコン酸化膜305 を堆積する。
【００２４】
そして、通常の光蝕刻法によりフォトレジスト（図示せず）を所望のパターンに加工し、それをマスクにしてRIE 法により第２のシリコン酸化膜305 とシリコンナイトライド膜304 を加工する。そして、02 プラズマ中にシリコン基板を晒し、前記フォトレジストを除去し、第２のシリコン酸化膜305 をマスクにしてRIE 法により第１の多結晶シリコン膜303 を加工する。
【００２５】
次に、図１（ｂ）および図２（ａ）に示すように、第２のシリコン酸化膜305をマスクに、第１のシリコン酸化膜302 およびシリコン基板301 を加工し、シリコン基板中に素子分離領域形成用の浅い溝を形成し、1000℃の02 雰囲気で加熱し、溝の内壁に厚さ6nm の第３のシリコン酸化膜306 を形成する。そして、HDP（high density plasma ）法により、素子分離用の厚さ600nm の第４のシリコン酸化膜307 を堆積し、前記溝に埋め込む。
【００２６】
次に、図１（ｃ）および図２（ｂ）に示すように、CMP （chemical mechanical polish）法により、第４のシリコン酸化膜307 を平坦化し、900 ℃の窒素雰囲気中で加熱する。
【００２７】
次に、Buffered HF 溶液中に10秒間浸し、150 ℃のリン酸処理によりシリコンナイトライド膜304 を除去する。そして、Dilute HF 溶液で第４のシリコン酸化膜307 を20nmエッチングする。
【００２８】
次に、減圧CVD 法により、リンが添加された厚さ100nm の浮遊ゲート（FG）用の第２の多結晶シリコン膜308 を堆積し、フォトレジストをマスクにしてRIE 法により第２の多結晶シリコン膜308 をチャネル幅Ｗ方向に分離（セルトランジスタ毎）するように加工する。
【００２９】
次に、減圧CVD 法により、ゲート間絶縁膜309 と、制御ゲート（GC）用のリンが添加された厚さ100nm の第３の多結晶シリコン膜310 および厚さ100nm のWSi膜311 と、ゲート表面保護用の厚さ20nmの第５のシリコン酸化膜312 を堆積する。この場合、ゲート間絶縁膜309 は、厚さ5nm のシリコン酸化膜、厚さ5nm のシリコンナイトライド膜、厚さ5nm のシリコン酸化膜の３層膜（ONO 膜）309 として形成する。
【００３０】
次に、図２（ｃ）に示すように、フォトリソグラフィ法によりフォトレジストを所望の形にパターンニングし、それをマスクにしてRIE 法により第５のシリコン酸化膜312 を加工する。
【００３１】
次に、第５のシリコン酸化膜312 をマスクにしてRIE 法により、WSi 膜311 、第３の多結晶シリコン膜310 、ONO 膜309 、第２の多結晶シリコン膜308 、第１の多結晶シリコン膜303 をチャネル長Ｌ方向方向に分離加工する。
【００３２】
そして、1000℃の0 2 雰囲気で加熱し、ゲート電極（FG用の第１の多結晶シリコン膜303 および第２の多結晶シリコン膜308 と、CG用の第３の多結晶シリコン膜310 およびWSi 膜311 ）とONO 膜309 の側壁にゲート表面保護用の第６のシリコン酸化膜313 を形成する。
【００３３】
さらに、上記実施形態において、浮遊電極の裾部のテーパ（Taper ）角が90度以上となるように、以下の方法（イ）、（ロ）、（ハ）、（ニ）のいずれかを実施する。
【００３４】
（イ）第２の多結晶シリコン膜および第１の多結晶シリコン膜303 をRIE 法により加工する時に、Cl2 /HBr/02 のガス系を用い、第１の多結晶シリコン膜303 をトンネル酸化膜（第１のシリコン酸化膜302 ）の表面までエッチングした時点を検知（Just検知）した後、オーバーエッチングのガス系にHBr/ 02 を用いてオーバーエッチングを行う。
【００３５】
（ロ）上記（イ）の方法で第２の多結晶シリコン膜および第１の多結晶シリコン膜303 をRIE 法により加工した後に、第６のシリコン酸化膜313 を形成する時に、1000℃の02 雰囲気で、厚さ10nm以上酸化する。
【００３６】
（ハ）前記（イ）の方法で第２の多結晶シリコン膜および第１の多結晶シリコン膜303 をRIE 法により加工した後に、第６のシリコン酸化膜313 を形成する時に、H2 、02 のガス系を用いる（Insitu Steamed Generation;ISSGの酸化法）。
【００３７】
（ニ）前記（イ）の方法で第２の多結晶シリコン膜および第１の多結晶シリコン膜303 をRIE 法により加工した後に、第６のシリコン酸化膜313 を形成する時に、03 酸化を用いる。
【００３８】
その他、所望の形状を満足する方法であれば、この限りではない。
【００３９】
図３は、上記第１の実施形態の方法で製造されたセルトランジスタのゲート電極部のチャネル長Ｌ方向の断面構造を拡大して示す。
【００４０】
図３において、浮遊電極の裾部が内側にテーパ状に狭くなっており、浮遊電極の裾部テーパ面と浮遊電極下のトンネル酸化膜302 の表面との間のテーパ角θは＞90°（逆テーパ状態）である。
【００４１】
また、浮遊電極の裾部がONO 膜309 の端から半導体基板表面に垂直に降ろした垂線より内側へ引っ込んでいる（裾部先端の内側への引っ込み量ａ≦0 ）。
【００４２】
上記したように浮遊電極の裾部が内側にテーパ状に狭くなっていると、
（イ）浮遊電極の裾部への電界集中を抑制することができる。
【００４３】
（ロ）ONO 膜309 の端から半導体基板表面に垂直に降ろした垂線より内側へ浮遊電極の裾部側面が引っ込んでいるので、後のドレイン・ソース領域形成工程でゲート電極の側面下の半導体基板に打ち込まれるイオン（例えばAs）が、浮遊電極の裾下のトンネル酸化膜302 中にも打ち込まれることを抑制でき、トンネル酸化膜302 の劣化を防止でき、低電界でリーク電流が流れることを防止できる（電荷保持特性が良好である）。
【００４４】
＜第２の実施形態のセルトランジスタの製造工程とゲート電極部の構造＞
図４は、本発明の第２の実施形態に係る不揮発性半導体記憶装置のメモリセルの製造工程について、セルトランジスタのチャネル長Ｌ方向の断面構造を概略的に示している。
【００４５】
第２の実施形態の製造工程およびゲート電極部の構造は、前述した第１の実施形態の製造工程およびゲート電極部の構造と比べて、ONO 膜309 のパターニング工程およびONO 膜309 の断面構造が異なり、その他は同じであるので同じ符号を付してその説明を省略する。
【００４６】
即ち、第５のシリコン酸化膜312 をマスクにしてRIE 法により、WSi 膜311 、第３の多結晶シリコン膜310 、ONO 膜309 、第２の多結晶シリコン膜308 、第１の多結晶シリコン膜303 を加工し、1000℃の02 雰囲気で加熱し、ゲート電極の側壁に第６のシリコン酸化膜313 を形成する。
【００４７】
この時、ONO 膜309 の端から半導体基板表面に垂直に降ろした垂線より、浮遊電極の裾部側面が内側になるように、以下の方法（イ）、（ロ）、（ハ）、（ニ）のいずれかを実施する。
【００４８】
（イ）第２の多結晶シリコン膜および第１の多結晶シリコン膜303 をRIE 法により加工する時に、Cl2 /HBr/02 のガス系を用い、第１の多結晶シリコン膜303 のエッチングをJust検知した後、オーバーエッチングのガス系にHBr/ 02 を用いてオーバーエッチングを100 ％以上行う。
【００４９】
（ロ）上記（イ）の方法で第２の多結晶シリコン膜および第１の多結晶シリコン膜303 をRIE 法により加工した後に、第６のシリコン酸化膜313 を形成する時に、1000℃の02 雰囲気で、厚さ10nm以上酸化する。
【００５０】
（ハ）前記（イ）の方法で第２の多結晶シリコン膜および第１の多結晶シリコン膜303 をRIE 法により加工した後に、第６のシリコン酸化膜313 を形成する時に、H2 、02 のガス系を用いる（Insitu Steamed Generation;ISSGの酸化法）。
【００５１】
（ニ）前記（イ）の方法で第２の多結晶シリコン膜および第１の多結晶シリコン膜303 をRIE 法により加工した後に、第６のシリコン酸化膜313 を形成する時に、03 酸化を用いる。
【００５２】
その他、所望の形状を満足する方法であれば、この限りではない。
【００５３】
図５は、セルトランジスタの電荷保持特性の不良率と、第１の実施形態で説明した浮遊電極の裾部のテーパ角θの関係（テーパ角θ依存性）および第２の実施形態で説明したONO 膜端から半導体基板表面に垂直に降ろした垂線と浮遊電極の裾部側面の相対位置との関係を示す。
【００５４】
ここで、従来例と対比するために、テーパ角θ＞90°の特性およびONO 膜端から半導体基板表面に垂直に降ろした垂線と浮遊電極の裾部先端がONO 膜端より外側に位置する場合の特性も示した。
【００５５】
この図から、第１の実施形態により、浮遊電極の裾部のテーパ角θを90度以上にすることにより、従来例よりも電荷保持特性不良を低減することができることが分かる。
【００５６】
また、第２の実施形態により、ONO 膜端から半導体基板表面に垂直に降ろした垂線よりも浮遊電極の裾部側面を内側に位置させることにより、従来例よりも電荷保持特性不良を低減することができることが分かる。
【００５７】
また、第１の実施形態と第２の実施形態の組み合わせにより、浮遊電極の裾部のテーパ角θが90度以上にし、かつ、ONO 膜端から半導体基板表面に垂直に降ろした垂線よりも浮遊電極の裾部側面を内側に位置させることにより、電荷保持特性不良をさらに低減することができることが分かる。
【００５８】
【発明の効果】
上述したように本発明によれば、セルトランジスタの浮遊電極の裾部がテーパ状に広がることを防止し、セルトランジスタの電荷保持特性の劣化を防止し得る不揮発性半導体記憶装置の製造方法を提供することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る不揮発性半導体記憶装置のメモリセルの製造工程についてセルトランジスタのチャネル幅Ｗ方向の構造を示す断面図。
【図２】図１に示したセルトランジスタのチャネル長Ｌ方向の構造を示す断面図。
【図３】第１の実施形態の方法で製造されたセルトランジスタのゲート電極部のチャネル長Ｌ方向の構造を拡大して示す断面図。
【図４】本発明の第２の実施形態に係る不揮発性半導体記憶装置のメモリセルの製造工程について、セルトランジスタのチャネル長Ｌ方向の構造を概略的に示す断面図。
【図５】セルトランジスタの電荷保持特性の不良率と、第１の実施形態で説明した浮遊電極の裾部のテーパ角θの関係および第２の実施形態で説明したONO 膜端から半導体基板表面に垂直に降ろした垂線と浮遊電極の裾部側面の相対位置との関係を示す特性図。
【図６】従来の不揮発性半導体記憶装置のメモリセルの製造工程の一部についてセルトランジスタのチャネル幅Ｗ方向の構造を示す断面図。
【図７】図６に示したセルトランジスタのチャネル長Ｌ方向の構造を示す断面図。
【図８】従来の方法で製造されたセルトランジスタのゲート電極部のチャネル長Ｌ方向の構造を拡大して示す断面図。
【符号の説明】
301 …シリコン基板、
302 …第１のシリコン酸化膜、
303 …第１の多結晶シリコン膜、
306 …第３のシリコン酸化膜、
307 …第４のシリコン酸化膜、
308 …第２の多結晶シリコン膜、
309 …ゲート間絶縁膜（ONO 膜）、
310 …第３の多結晶シリコン膜、
311 …WSi 膜、
312 …第５のシリコン酸化膜、
313 …第６のシリコン酸化膜。
Claims (5)
- 半導体基板上にゲート絶縁膜用のシリコン酸化膜、浮遊ゲート用の多結晶シリコン膜を堆積し、前記浮遊ゲート用の多結晶シリコン膜および前記半導体基板を反応性イオンエッチング法により加工し、前記半導体基板に素子分離領域を形成すると共に前記浮遊ゲート用の多結晶シリコン膜をチャネル幅Ｗ方向に分離する工程と、
この分離工程後、前記浮遊ゲート用の多結晶シリコン膜上にゲート間絶縁膜、制御ゲート用の多結晶シリコン膜および金属シリサイド膜を堆積し、反応性イオンエッチング法により、前記金属シリサイド膜、前記制御ゲート用の多結晶シリコン膜、前記ゲート間絶縁膜、前記浮遊ゲート用の多結晶シリコン膜をチャネル長Ｌ方向に分離加工する工程と、
前記チャネル長Ｌ方向に分離加工された前記浮遊ゲート用の多結晶シリコン膜、前記制御ゲート用の多結晶シリコン膜、前記金属シリサイド膜および前記ゲート間絶縁膜の側壁にゲート表面保護用のシリコン酸化膜を形成する工程
とを具備し、
前記チャネル長Ｌ方向の分離加工において前記浮遊ゲート用の多結晶シリコン膜を反応性イオンエッチング法により加工する時に、Cl2 /HBr/02 のガス系を用い、前記浮遊ゲート用の多結晶シリコン膜を前記ゲート絶縁膜用のシリコン酸化膜の表面までエッチングした後、HBr/ 02 のガス系を用いてオーバーエッチングを行って前記浮遊ゲート用の多結晶シリコン膜の裾部のテーパ角が90度以上となるように加工することを特徴とする不揮発性半導体記憶装置の製造方法。 - 半導体基板上にゲート絶縁膜用のシリコン酸化膜、浮遊ゲート用の多結晶シリコン膜を堆積し、前記浮遊ゲート用の多結晶シリコン膜および前記半導体基板を反応性イオンエッチング法により加工し、前記半導体基板に素子分離領域を形成すると共に前記浮遊ゲート用の多結晶シリコン膜をチャネル幅Ｗ方向に分離する工程と、
この分離工程後、前記浮遊ゲート用の多結晶シリコン膜上にゲート間絶縁膜、制御ゲート用の多結晶シリコン膜および金属シリサイド膜を堆積し、反応性イオンエッチング法により、前記金属シリサイド膜、前記制御ゲート用の多結晶シリコン膜、前記ゲート間絶縁膜、前記浮遊ゲート用の多結晶シリコン膜をチャネル長Ｌ方向に分離加工する工程と、
前記チャネル長Ｌ方向に分離加工された前記浮遊ゲート用の多結晶シリコン膜、前記制御ゲート用の多結晶シリコン膜、前記金属シリサイド膜および前記ゲート間絶縁膜の側壁にゲート表面保護用のシリコン酸化膜を形成する工程
とを具備し、
前記チャネル長Ｌ方向の分離加工において前記浮遊ゲート用の多結晶シリコン膜を反応性イオンエッチング法により加工する時に、Cl2 /HBr/02 のガス系を用い、前記浮遊ゲート用の多結晶シリコン膜を前記ゲート絶縁膜用のシリコン酸化膜の表面までエッチングした後、HBr/ 02 のガス系を用いてオーバーエッチングを行って前記ゲート間絶縁膜の端から半導体基板表面に降ろした垂線より浮遊ゲート用の多結晶シリコン膜の裾部側面が内側になるように加工することを特徴とする不揮発性半導体記憶装置の製造方法。 - 前記ゲート表面保護用のシリコン酸化膜を形成する時に、1000℃の02 雰囲気で厚さ10nm以上酸化することを特徴とする請求項１または２記載の不揮発性半導体記憶装置の製造方法。
- 前記ゲート表面保護用のシリコン酸化膜を形成する時に、H2 、02 のガス系を用いたInsitu Steamed Generation(ISSG) の酸化法を用いることを特徴とする請求項１または２記載の不揮発性半導体記憶装置の製造方法。
- 前記ゲート表面保護用のシリコン酸化膜を形成する時に、03 酸化を用いることを特徴とする請求項１または２記載の不揮発性半導体記憶装置の製造方法。
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