JP2000150678A - 不揮発性半導体記憶装置およびその製造方法 - Google Patents
不揮発性半導体記憶装置およびその製造方法Info
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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Abstract
(57)【要約】
【課題】 ゲート間の短絡を生じるエッチング残渣の無
害化、または装置の微細化をはかった不揮発性半導体記
憶装置およびその製造方法を提供する。 【解決手段】 半導体基板の上に、第１ゲート層および
第２ゲート層を形成し、その第２ゲート層をエッチング
して第２ゲート電極１７を形成し、第２ゲート電極をマ
スクに第１ゲート層をエッチングして第１ゲート電極１
８を形成し、段差部に残った残渣を等方性エッチングで
除去する工程を備える方法とする。
害化、または装置の微細化をはかった不揮発性半導体記
憶装置およびその製造方法を提供する。 【解決手段】 半導体基板の上に、第１ゲート層および
第２ゲート層を形成し、その第２ゲート層をエッチング
して第２ゲート電極１７を形成し、第２ゲート電極をマ
スクに第１ゲート層をエッチングして第１ゲート電極１
８を形成し、段差部に残った残渣を等方性エッチングで
除去する工程を備える方法とする。
Description
【０００１】
【発明の属する技術分野】本発明は、各種の計算装置、
制御機器等に用いられる不揮発性半導体記憶装置および
その製造方法に関する。
制御機器等に用いられる不揮発性半導体記憶装置および
その製造方法に関する。
【０００２】
【従来の技術】半導体記憶装置のなかで、不揮発性半導
体記憶装置はフローティングゲートとソースまたはドレ
インとの間に高電圧を印加して、電荷をフローティング
ゲートに注入しまたはこれから引き出し、フローティン
グゲート中の電荷に起因するチャネル部への電界効果の
変化に基づき、情報の書き込みと読み出しを行う装置で
ある。フローティングゲートの電荷は絶縁膜で分離され
ているため、電源をＯＦＦしても不揮発性情報として長
時間保存される。
体記憶装置はフローティングゲートとソースまたはドレ
インとの間に高電圧を印加して、電荷をフローティング
ゲートに注入しまたはこれから引き出し、フローティン
グゲート中の電荷に起因するチャネル部への電界効果の
変化に基づき、情報の書き込みと読み出しを行う装置で
ある。フローティングゲートの電荷は絶縁膜で分離され
ているため、電源をＯＦＦしても不揮発性情報として長
時間保存される。
【０００３】以下において、図５３を用いて、従来の不
揮発性半導体記憶装置について説明する。
揮発性半導体記憶装置について説明する。
【０００４】フローティングゲートフィン電極５０９の
上には第２ゲート絶縁膜５１２が形成され、その上に多
結晶シリコンからなるコントロールゲート下部電極５１
３および金属シリサイド膜からなるコントロールゲート
上部電極５１４が形成されている。コントロールゲート
電極５１７は、コントロールゲート下部電極５１３およ
びコントロールゲート上部電極５１４から構成されてい
る。さらに、金属シリサイド膜からなるコントロールゲ
ート上部電極５１４の上に、エッチング時にマスクとし
て機能するシリコン酸化膜からなるハードマスク５１５
が形成されている。
上には第２ゲート絶縁膜５１２が形成され、その上に多
結晶シリコンからなるコントロールゲート下部電極５１
３および金属シリサイド膜からなるコントロールゲート
上部電極５１４が形成されている。コントロールゲート
電極５１７は、コントロールゲート下部電極５１３およ
びコントロールゲート上部電極５１４から構成されてい
る。さらに、金属シリサイド膜からなるコントロールゲ
ート上部電極５１４の上に、エッチング時にマスクとし
て機能するシリコン酸化膜からなるハードマスク５１５
が形成されている。
【０００５】ビット線は紙面の奥から手前にかけてのソ
ース／ドレインの間に配線され、また、ワード線は左右
の方向に配線されている。
ース／ドレインの間に配線され、また、ワード線は左右
の方向に配線されている。
【０００６】図５３では、手前のコントロールゲート電
極５１７および第２ゲート絶縁膜５１２は、中央溝部の
見易さのために、図示が省略されている。この図５３に
示す構成は、シリコン酸化膜からなるハードマスク５１
５をマスクに、コントロールゲート電極５１７および第
２ゲート絶縁膜５１２がエッチングされ、さらにコント
ロールゲート電極５１７をマスクに、異方性エッチング
によりフローティングゲート層がエッチング除去され、
フローティングゲート電極５１８が形成された構成であ
る。このとき、中央の溝部に面した絶縁膜側壁にエッチ
ング残渣５１９である多結晶シリコン残渣が残る。
極５１７および第２ゲート絶縁膜５１２は、中央溝部の
見易さのために、図示が省略されている。この図５３に
示す構成は、シリコン酸化膜からなるハードマスク５１
５をマスクに、コントロールゲート電極５１７および第
２ゲート絶縁膜５１２がエッチングされ、さらにコント
ロールゲート電極５１７をマスクに、異方性エッチング
によりフローティングゲート層がエッチング除去され、
フローティングゲート電極５１８が形成された構成であ
る。このとき、中央の溝部に面した絶縁膜側壁にエッチ
ング残渣５１９である多結晶シリコン残渣が残る。
【０００７】エッチング残渣が残る他の例として、図５
４に示すようなフローティングゲート電極６１８の端部
と分離絶縁帯とが形成する段差で、フローティングゲー
ト電極の端部自体がマスクとなり、分離絶縁帯６０２と
フローティングゲート電極端部とが形成する段差の側壁
に多結晶シリコン残渣６１９が発生する場合がある（図
５５）。
４に示すようなフローティングゲート電極６１８の端部
と分離絶縁帯とが形成する段差で、フローティングゲー
ト電極の端部自体がマスクとなり、分離絶縁帯６０２と
フローティングゲート電極端部とが形成する段差の側壁
に多結晶シリコン残渣６１９が発生する場合がある（図
５５）。
【０００８】また、一般に、フラッシュメモリ等の不揮
発性半導体記憶装置では、容量結合比（Ｃ２／（Ｃ１＋
Ｃ２））を大きくする必要がある。ここに、容量Ｃ１は
フローティングゲート電極とチャネル部との間の容量で
あり、また容量Ｃ２はコントロールゲート電極とフロー
ティングゲート電極との間の結合容量を表わす。外部か
らコントロールゲート電極に電圧Ｖを印加するとき、フ
ローティングゲート電極にかかる電位は、（Ｃ２／（Ｃ
１＋Ｃ２））×Ｖとなるので、フローティングゲート電
極に十分高い電圧を印加するためには、容量結合比は十
分大きくなければならない。容量結合比を大きくできれ
ば、高いフローティングゲート電位を確保しながら不揮
発性半導体記憶装置の低電圧化を図ることが可能とな
る。
発性半導体記憶装置では、容量結合比（Ｃ２／（Ｃ１＋
Ｃ２））を大きくする必要がある。ここに、容量Ｃ１は
フローティングゲート電極とチャネル部との間の容量で
あり、また容量Ｃ２はコントロールゲート電極とフロー
ティングゲート電極との間の結合容量を表わす。外部か
らコントロールゲート電極に電圧Ｖを印加するとき、フ
ローティングゲート電極にかかる電位は、（Ｃ２／（Ｃ
１＋Ｃ２））×Ｖとなるので、フローティングゲート電
極に十分高い電圧を印加するためには、容量結合比は十
分大きくなければならない。容量結合比を大きくできれ
ば、高いフローティングゲート電位を確保しながら不揮
発性半導体記憶装置の低電圧化を図ることが可能とな
る。
【０００９】容量結合比を大きくするには、コントロー
ルゲート電極とフローティングゲート電極との間の容量
Ｃ２を大きくする必要があり、このためにフローティン
グゲート電極の上部にフィン電極５０９を設け、フロー
ティングゲート電極とコントロールゲート電極が対向す
る面積を大きくしている。
ルゲート電極とフローティングゲート電極との間の容量
Ｃ２を大きくする必要があり、このためにフローティン
グゲート電極の上部にフィン電極５０９を設け、フロー
ティングゲート電極とコントロールゲート電極が対向す
る面積を大きくしている。
【００１０】
【発明が解決しようとする課題】上記の構成によれば、
多結晶シリコン等からなるフローティングゲート電極５
１８の異方性エッチングにおいて、異方性エッチングの
影となる部分を生じ、溝部に面した絶縁膜の側壁に沿っ
て多結晶シリコンのエッチング残渣５１９が発生しやす
い。このような多結晶シリコン残渣は、ゲート電極とゲ
ート電極との間を短絡するので、歩留りのいちじるしい
低下を生じる。また、このエッチング残渣を除くため
に、可能なかぎり下地との選択比を大きくとって、オー
バーエッチの程度を高めても、選択比に限界があり第１
ゲート絶縁膜５０３を突き破るという問題を生じてしま
う。
多結晶シリコン等からなるフローティングゲート電極５
１８の異方性エッチングにおいて、異方性エッチングの
影となる部分を生じ、溝部に面した絶縁膜の側壁に沿っ
て多結晶シリコンのエッチング残渣５１９が発生しやす
い。このような多結晶シリコン残渣は、ゲート電極とゲ
ート電極との間を短絡するので、歩留りのいちじるしい
低下を生じる。また、このエッチング残渣を除くため
に、可能なかぎり下地との選択比を大きくとって、オー
バーエッチの程度を高めても、選択比に限界があり第１
ゲート絶縁膜５０３を突き破るという問題を生じてしま
う。
【００１１】また、フラッシュメモリ等の不揮発性半導
体記憶装置では、上記の容量結合比を高くするフローテ
ィングゲート電極とコントロールゲート電極との結合容
量Ｃ２の増大をはかるためには、フローティングゲート
電極の面積、とくに幅を大きくとる必要がある。従来、
このフローティングゲート電極の幅は、フィン電極５０
９を設けることによって拡大され、チャネル部の長さの
約３倍の長さになっていた。このため、フローティング
ゲート電極の間隔が増大し、不揮発性半導体記憶装置の
微細化に対する大きな障害となっていた。
体記憶装置では、上記の容量結合比を高くするフローテ
ィングゲート電極とコントロールゲート電極との結合容
量Ｃ２の増大をはかるためには、フローティングゲート
電極の面積、とくに幅を大きくとる必要がある。従来、
このフローティングゲート電極の幅は、フィン電極５０
９を設けることによって拡大され、チャネル部の長さの
約３倍の長さになっていた。このため、フローティング
ゲート電極の間隔が増大し、不揮発性半導体記憶装置の
微細化に対する大きな障害となっていた。
【００１２】そこで、本発明の第１の目的は、第１ゲー
ト絶縁膜、層間絶縁膜にダメージを与えることなく、エ
ッチング残渣を除去または無害化することにあり、ま
た、本発明のもう一つの目的は、フローティングゲート
電極の面積を大きくすることなく、高い容量結合比を得
ることにある。
ト絶縁膜、層間絶縁膜にダメージを与えることなく、エ
ッチング残渣を除去または無害化することにあり、ま
た、本発明のもう一つの目的は、フローティングゲート
電極の面積を大きくすることなく、高い容量結合比を得
ることにある。
【００１３】
【課題を解決するための手段】本発明に係る製造方法
は、第１の局面では、半導体基板の主表面の上に第１ゲ
ート絶縁膜を介して第１ゲート層を形成する工程と、第
１ゲート層の上に第２ゲート絶縁膜を介して第２ゲート
層を形成する工程と、レジストをマスクにして、第２ゲ
ート層をエッチングして第２ゲート電極を形成する工程
と、第２ゲート電極をマスクにして、第１ゲート層をエ
ッチングして第１ゲート電極を形成する工程と、第１ゲ
ート層のエッチング後に、第１ゲート層の側壁に接する
絶縁膜と第１ゲート絶縁膜とによって形成された段差の
側壁に残ったエッチング残渣に対して等方性エッチング
を行って、そのエッチング残渣を除去する工程とを備え
る製造方法とする。
は、第１の局面では、半導体基板の主表面の上に第１ゲ
ート絶縁膜を介して第１ゲート層を形成する工程と、第
１ゲート層の上に第２ゲート絶縁膜を介して第２ゲート
層を形成する工程と、レジストをマスクにして、第２ゲ
ート層をエッチングして第２ゲート電極を形成する工程
と、第２ゲート電極をマスクにして、第１ゲート層をエ
ッチングして第１ゲート電極を形成する工程と、第１ゲ
ート層のエッチング後に、第１ゲート層の側壁に接する
絶縁膜と第１ゲート絶縁膜とによって形成された段差の
側壁に残ったエッチング残渣に対して等方性エッチング
を行って、そのエッチング残渣を除去する工程とを備え
る製造方法とする。
【００１４】等方性エッチングによって、エッチング残
渣が除去されるので、ゲート間の短絡が防止され、その
結果、歩留りの向上を達成することが可能となる。
渣が除去されるので、ゲート間の短絡が防止され、その
結果、歩留りの向上を達成することが可能となる。
【００１５】上記の等方性エッチングに用いるガスとし
ては、ハロゲン元素を含むガスを用いることとする。
ては、ハロゲン元素を含むガスを用いることとする。
【００１６】ハロゲン元素を含むガスを用いることによ
り、エッチング残渣を除去することができ、しかも第１
ゲート絶縁膜や層間絶縁膜にダメージを与えることがな
いので、歩留り向上を達成することが可能になる。
り、エッチング残渣を除去することができ、しかも第１
ゲート絶縁膜や層間絶縁膜にダメージを与えることがな
いので、歩留り向上を達成することが可能になる。
【００１７】上記のハロゲン元素を含んだガスは、具体
的には、下記（１）、（２）、（３）のいずれかに記載
のガスを用いることとする。 （１）Ｃｌ2 、Ｃｌ2 とＮＦ3 との混合ガス、Ｃｌ2 と
Ｏ2 との混合ガス、Vapor ＨＦとＯ2 との混合ガス、Ｃ
Ｆ4 とＯ2 との混合ガス、ＣＨＦ3 とＯ2 との混合ガ
ス、ＳＦ6 とＯ2 との混合ガス、ＮＦ3 とＯ2 との混合
ガス、のうちのいずれかのガス。 （２）上記（１）のガスにおいて、Ｏ2 の代わりにＮ2
Ｏ、ＣＯ2 、Ｏ3 、Ｈ2Ｏ2 、Ｈ2 Ｏのうちのいずれか
を用いたガス。 （３）上記（１）または（２）のガスに、さらにＨｅ、
Ｎｅ、Ａｒ、Ｋｒ、ＸｅおよびＮ2 のうちの少なくとも
１種のガスを加えたガス。
的には、下記（１）、（２）、（３）のいずれかに記載
のガスを用いることとする。 （１）Ｃｌ2 、Ｃｌ2 とＮＦ3 との混合ガス、Ｃｌ2 と
Ｏ2 との混合ガス、Vapor ＨＦとＯ2 との混合ガス、Ｃ
Ｆ4 とＯ2 との混合ガス、ＣＨＦ3 とＯ2 との混合ガ
ス、ＳＦ6 とＯ2 との混合ガス、ＮＦ3 とＯ2 との混合
ガス、のうちのいずれかのガス。 （２）上記（１）のガスにおいて、Ｏ2 の代わりにＮ2
Ｏ、ＣＯ2 、Ｏ3 、Ｈ2Ｏ2 、Ｈ2 Ｏのうちのいずれか
を用いたガス。 （３）上記（１）または（２）のガスに、さらにＨｅ、
Ｎｅ、Ａｒ、Ｋｒ、ＸｅおよびＮ2 のうちの少なくとも
１種のガスを加えたガス。
【００１８】上記のガスを用いることにより、第１ゲー
ト絶縁膜や層間絶縁膜にダメージを与えることなく、エ
ッチング残渣を効率良く除去することが可能となる。そ
の結果、ゲート間の短絡を防止することができ、歩留り
を向上させることが可能となる。
ト絶縁膜や層間絶縁膜にダメージを与えることなく、エ
ッチング残渣を効率良く除去することが可能となる。そ
の結果、ゲート間の短絡を防止することができ、歩留り
を向上させることが可能となる。
【００１９】上記の等方性エッチングによって第２ゲー
ト電極側壁の不均一なエッチングが問題になる局面で
は、その等方性エッチングを行う工程より前に、第２ゲ
ート電極側壁に保護膜を形成する工程を、さらに備える
こととする。
ト電極側壁の不均一なエッチングが問題になる局面で
は、その等方性エッチングを行う工程より前に、第２ゲ
ート電極側壁に保護膜を形成する工程を、さらに備える
こととする。
【００２０】保護膜を形成することにより、第２ゲート
電極、なかでも金属シリサイド層の不均一エッチングに
起因する寸法や配線抵抗のばらつきを抑制しながら、ゲ
ート間の短絡の原因となるエッチング残渣を除去するこ
とが可能となる。また、第１ゲート絶縁膜や層間絶縁膜
の損傷もないので、歩留りを向上させることが可能とな
る。
電極、なかでも金属シリサイド層の不均一エッチングに
起因する寸法や配線抵抗のばらつきを抑制しながら、ゲ
ート間の短絡の原因となるエッチング残渣を除去するこ
とが可能となる。また、第１ゲート絶縁膜や層間絶縁膜
の損傷もないので、歩留りを向上させることが可能とな
る。
【００２１】等方性エッチング時に形成されるゲート電
極の側面の酸化膜が均一であることが重要な局面では、
等方性エッチング後のゲート電極側壁の酸化膜の厚さを
均一にするために、エッチング残渣に対して等方性エッ
チングを行う工程より前に、１％以上の濃度のＨ2 Ｏ2
を含む薬液によってウェット処理をする工程を、さらに
備えることとする。
極の側面の酸化膜が均一であることが重要な局面では、
等方性エッチング後のゲート電極側壁の酸化膜の厚さを
均一にするために、エッチング残渣に対して等方性エッ
チングを行う工程より前に、１％以上の濃度のＨ2 Ｏ2
を含む薬液によってウェット処理をする工程を、さらに
備えることとする。
【００２２】１％以上の濃度のＨ2 Ｏ2 を含む薬液によ
ってウェット処理をすることにより、第１および第２ゲ
ート電極の側壁の酸化膜が均一になり、寸法と配線抵抗
のばらつきを生じることなく、エッチング残渣を除去す
ることが可能となる。さらに、第１ゲート絶縁膜および
層間絶縁膜の損傷もないので、歩留り向上を達成するこ
とが可能となる。
ってウェット処理をすることにより、第１および第２ゲ
ート電極の側壁の酸化膜が均一になり、寸法と配線抵抗
のばらつきを生じることなく、エッチング残渣を除去す
ることが可能となる。さらに、第１ゲート絶縁膜および
層間絶縁膜の損傷もないので、歩留り向上を達成するこ
とが可能となる。
【００２３】エッチング残渣を絶縁体化することが重要
な局面では、第１ゲート電極を形成する工程の後に、段
差部に残ったエッチング残渣に対して熱酸化処理または
窒化処理を行いエッチング残渣を絶縁体化する工程を、
さらに備える方法とする。
な局面では、第１ゲート電極を形成する工程の後に、段
差部に残ったエッチング残渣に対して熱酸化処理または
窒化処理を行いエッチング残渣を絶縁体化する工程を、
さらに備える方法とする。
【００２４】上記の熱酸化処理または窒化処理により、
エッチング残渣を絶縁体化して無害化することができ、
ゲート間の短絡を防止することが可能となる。このと
き、ゲート絶縁膜および層間絶縁膜に損傷を与えること
がないので、歩留りを向上させることができる。
エッチング残渣を絶縁体化して無害化することができ、
ゲート間の短絡を防止することが可能となる。このと
き、ゲート絶縁膜および層間絶縁膜に損傷を与えること
がないので、歩留りを向上させることができる。
【００２５】また、エッチング残渣に対して、イオン注
入によって絶縁体化することが重要な局面では、第１ゲ
ート電極をパターニングする工程の後に、段差部に残っ
たエッチング残渣に対してイオン注入により酸素または
窒素を注入してエッチング残渣を絶縁体化する工程を、
さらに備える方法とする。
入によって絶縁体化することが重要な局面では、第１ゲ
ート電極をパターニングする工程の後に、段差部に残っ
たエッチング残渣に対してイオン注入により酸素または
窒素を注入してエッチング残渣を絶縁体化する工程を、
さらに備える方法とする。
【００２６】このイオン注入により、他の部分に大きな
熱的な影響等を及ぼすことなく、エッチング残渣を絶縁
体化して、ゲート間の短絡を防止することが可能となる
ので、大幅な歩留り向上を達成することが可能となる。
熱的な影響等を及ぼすことなく、エッチング残渣を絶縁
体化して、ゲート間の短絡を防止することが可能となる
ので、大幅な歩留り向上を達成することが可能となる。
【００２７】ウェット処理によって、エッチング残渣を
除去することが重要な局面では、半導体基板の主表面の
上に第１ゲート絶縁膜を介して第１ゲート下部層を形成
する工程と、第１ゲート下部層とその上に設けた絶縁膜
との側壁に絶縁膜からなるサイドウォールスペーサを形
成する工程と、サイドウォールスペーサに接する、サイ
ドウォールスペーサと異なる材質の絶縁膜からなる層間
絶縁膜を形成する工程と、第１ゲート層の上に第２ゲー
ト絶縁膜を介して第２ゲート層を形成する工程と、レジ
ストをマスクにして、第２ゲート層をエッチングして第
２ゲート電極を形成する工程と、第２ゲート電極をマス
クにして、第１ゲート層をエッチングして第１ゲート電
極を形成する工程と、第１ゲート層をエッチングして第
１ゲート電極を形成した後に、サイドウォールスペーサ
をウェット処理して除去することにより、サイドウォー
ルスペーサと第１ゲート絶縁膜によって形成された段差
の側壁に残ったエッチング残渣をリフトオフして除去す
る工程とを備える製造方法とする。
除去することが重要な局面では、半導体基板の主表面の
上に第１ゲート絶縁膜を介して第１ゲート下部層を形成
する工程と、第１ゲート下部層とその上に設けた絶縁膜
との側壁に絶縁膜からなるサイドウォールスペーサを形
成する工程と、サイドウォールスペーサに接する、サイ
ドウォールスペーサと異なる材質の絶縁膜からなる層間
絶縁膜を形成する工程と、第１ゲート層の上に第２ゲー
ト絶縁膜を介して第２ゲート層を形成する工程と、レジ
ストをマスクにして、第２ゲート層をエッチングして第
２ゲート電極を形成する工程と、第２ゲート電極をマス
クにして、第１ゲート層をエッチングして第１ゲート電
極を形成する工程と、第１ゲート層をエッチングして第
１ゲート電極を形成した後に、サイドウォールスペーサ
をウェット処理して除去することにより、サイドウォー
ルスペーサと第１ゲート絶縁膜によって形成された段差
の側壁に残ったエッチング残渣をリフトオフして除去す
る工程とを備える製造方法とする。
【００２８】上記のリフトオフを伴うウェット処理によ
り、サイドウォールスペーサとともにエッチング残渣を
確実に除去することが可能となり、高い信頼性でエッチ
ング残渣に起因するゲート間の短絡を防止することが可
能となる。その結果、大幅な歩留り向上を達成すること
が可能となる。
り、サイドウォールスペーサとともにエッチング残渣を
確実に除去することが可能となり、高い信頼性でエッチ
ング残渣に起因するゲート間の短絡を防止することが可
能となる。その結果、大幅な歩留り向上を達成すること
が可能となる。
【００２９】上記の、熱酸化処理等を施す場合、酸素等
をイオン注入する場合およびサイドウォールスペーサの
除去によりリフトオフする場合において、第２ゲート電
極の側壁の保護が重要な局面では、第２ゲート電極を形
成した工程の後、第１ゲート電極を形成する工程より前
に、第２ゲート電極の側壁に絶縁膜からなるサイドウォ
ールを形成する工程をさらに備える方法とする。
をイオン注入する場合およびサイドウォールスペーサの
除去によりリフトオフする場合において、第２ゲート電
極の側壁の保護が重要な局面では、第２ゲート電極を形
成した工程の後、第１ゲート電極を形成する工程より前
に、第２ゲート電極の側壁に絶縁膜からなるサイドウォ
ールを形成する工程をさらに備える方法とする。
【００３０】上記のように第２ゲート電極側壁に保護膜
を設けることにより、第２ゲート電極のダメージを避け
ながら、ゲート間の短絡を防止し、歩留り向上を達成す
ることが可能となる。
を設けることにより、第２ゲート電極のダメージを避け
ながら、ゲート間の短絡を防止し、歩留り向上を達成す
ることが可能となる。
【００３１】第１ゲート電極形成のための異方性エッチ
ングにおいて、中央溝部が上方に開いている形状とする
ことが重要な局面では、半導体基板の主表面のゲート電
極を形成する位置にフォトレジストまたは絶縁膜を形成
する工程と、フォトレジストまたは絶縁膜をマスクにし
て、不純物を半導体基板に注入して活性領域を形成する
工程と、半導体基板の上に層間絶縁膜を形成する工程
と、層間絶縁膜に対してエッチングを行い、ゲート電極
を形成する位置に溝を設け、その溝に沿って延びる方向
に直交する断面で、溝の両側辺の各々に上方に溝の幅を
広げるテーパがつくようにする工程と、溝に沿って第１
ゲート電極を形成する工程とを備える方法とする。
ングにおいて、中央溝部が上方に開いている形状とする
ことが重要な局面では、半導体基板の主表面のゲート電
極を形成する位置にフォトレジストまたは絶縁膜を形成
する工程と、フォトレジストまたは絶縁膜をマスクにし
て、不純物を半導体基板に注入して活性領域を形成する
工程と、半導体基板の上に層間絶縁膜を形成する工程
と、層間絶縁膜に対してエッチングを行い、ゲート電極
を形成する位置に溝を設け、その溝に沿って延びる方向
に直交する断面で、溝の両側辺の各々に上方に溝の幅を
広げるテーパがつくようにする工程と、溝に沿って第１
ゲート電極を形成する工程とを備える方法とする。
【００３２】上記の上に開いた溝の形状とすることによ
り、エッチング残渣が溝の側面に残留することがなくな
り、ゲート間の短絡を防止し、しかも他の部分を損傷す
ることがないので、歩留りを向上することが可能とな
る。
り、エッチング残渣が溝の側面に残留することがなくな
り、ゲート間の短絡を防止し、しかも他の部分を損傷す
ることがないので、歩留りを向上することが可能とな
る。
【００３３】シリコン窒化膜の幅を上方に広い形状に形
成することによって、上記のような上広の幅の溝形状と
することが重要な局面では、半導体基板の主表面の上に
シリコン窒化膜を成膜する工程と、レジストをマスク
に、シリコン窒化膜をエッチングしてゲート電極を形成
する位置に限定して形成し、そのシリコン窒化膜の側壁
に沿って延びる方向と直交する断面で、シリコン窒化膜
の両側辺の各々に上方にシリコン窒化膜の幅を広げるテ
ーパがつくようにする工程と、上記のシリコン窒化膜を
マスクにして、不純物を半導体基板に注入して活性領域
を形成する工程と、半導体基板の上に層間絶縁膜を形成
する工程と、上記のシリコン窒化膜を除去して溝を設
け、断面で溝の両側辺の各々に上方に溝の幅を広げるテ
ーパがつくようにした工程と、溝に沿って第１ゲート電
極を形成する工程とを備える方法とする。
成することによって、上記のような上広の幅の溝形状と
することが重要な局面では、半導体基板の主表面の上に
シリコン窒化膜を成膜する工程と、レジストをマスク
に、シリコン窒化膜をエッチングしてゲート電極を形成
する位置に限定して形成し、そのシリコン窒化膜の側壁
に沿って延びる方向と直交する断面で、シリコン窒化膜
の両側辺の各々に上方にシリコン窒化膜の幅を広げるテ
ーパがつくようにする工程と、上記のシリコン窒化膜を
マスクにして、不純物を半導体基板に注入して活性領域
を形成する工程と、半導体基板の上に層間絶縁膜を形成
する工程と、上記のシリコン窒化膜を除去して溝を設
け、断面で溝の両側辺の各々に上方に溝の幅を広げるテ
ーパがつくようにした工程と、溝に沿って第１ゲート電
極を形成する工程とを備える方法とする。
【００３４】幅を広げるようなテーパをつけて形成され
た溝に沿って、第１ゲート電極を形成する場合、エッチ
ングによって影になる部分を生じないので、エッチング
残渣を生じることがなく、その結果、ゲート間短絡を生
じず、歩留りを向上させることが可能となる。
た溝に沿って、第１ゲート電極を形成する場合、エッチ
ングによって影になる部分を生じないので、エッチング
残渣を生じることがなく、その結果、ゲート間短絡を生
じず、歩留りを向上させることが可能となる。
【００３５】上記と異なる他の局面において、分離絶縁
帯の上の第１ゲート電極の端部自体が、エッチングの影
となって、第１ゲート電極端部と分離絶縁帯との交線付
近にエッチング残渣を残すことを避けることが重要な場
合には、半導体基板の主表面に分離絶縁帯を設ける工程
と、半導体基板の主表面および分離絶縁帯の上に第１ゲ
ート層を形成する工程と、第１ゲート層の分離絶縁帯の
上の部分を、Ｃｌ2 とＨＢｒとの混合ガス、ＨＢｒとＯ
2 との混合ガス、およびＣｌ2 とＨＢｒとＯ2との混合
ガス、のうちのいずれかの混合ガスのプラズマにて帯状
にエッチングし除去して溝を設け、その溝に沿って延び
る方向と直交する断面で、溝の両側辺の各々に上方に溝
の幅を広げるテーパがつくようにする工程を備える方法
とする。
帯の上の第１ゲート電極の端部自体が、エッチングの影
となって、第１ゲート電極端部と分離絶縁帯との交線付
近にエッチング残渣を残すことを避けることが重要な場
合には、半導体基板の主表面に分離絶縁帯を設ける工程
と、半導体基板の主表面および分離絶縁帯の上に第１ゲ
ート層を形成する工程と、第１ゲート層の分離絶縁帯の
上の部分を、Ｃｌ2 とＨＢｒとの混合ガス、ＨＢｒとＯ
2 との混合ガス、およびＣｌ2 とＨＢｒとＯ2との混合
ガス、のうちのいずれかの混合ガスのプラズマにて帯状
にエッチングし除去して溝を設け、その溝に沿って延び
る方向と直交する断面で、溝の両側辺の各々に上方に溝
の幅を広げるテーパがつくようにする工程を備える方法
とする。
【００３６】上記のエッチング条件により、分離絶縁帯
の上の第１ゲート電極端部に設けた溝は両側面とも上方
に溝を広げる形状となり、エッチング中に影とならない
のでエッチング残渣を生じることがない。その結果、ゲ
ート間短絡を防止することが可能となる。
の上の第１ゲート電極端部に設けた溝は両側面とも上方
に溝を広げる形状となり、エッチング中に影とならない
のでエッチング残渣を生じることがない。その結果、ゲ
ート間短絡を防止することが可能となる。
【００３７】不揮発性半導体記憶装置の製造における他
の局面において、第１ゲート領域と第２ゲート領域との
高い結合容量を、面積を増大させることなく確保するこ
とが重要な場合には、半導体基板の主表面の上に、第１
ゲート絶縁膜を介して第１ゲート下部層を形成する工程
と、第１ゲート下部層の幅を規制する、第１ゲート下部
層より厚い第１層間絶縁膜を形成する工程と、第１層間
絶縁膜の上に、第２層間絶縁膜を形成する工程と、第１
ゲート下部層の上に第１ゲートフィン層を設け、そのフ
ィン部を第１層間絶縁膜の周縁部と第２層間絶縁膜の側
壁とに沿って延ばして前記第１ゲート下部層と合わせて
第１ゲート層を形成する工程と、第１ゲートフィン層に
接する第２ゲート絶縁膜を介して、第２ゲート層を形成
する工程とを備える方法とする。
の局面において、第１ゲート領域と第２ゲート領域との
高い結合容量を、面積を増大させることなく確保するこ
とが重要な場合には、半導体基板の主表面の上に、第１
ゲート絶縁膜を介して第１ゲート下部層を形成する工程
と、第１ゲート下部層の幅を規制する、第１ゲート下部
層より厚い第１層間絶縁膜を形成する工程と、第１層間
絶縁膜の上に、第２層間絶縁膜を形成する工程と、第１
ゲート下部層の上に第１ゲートフィン層を設け、そのフ
ィン部を第１層間絶縁膜の周縁部と第２層間絶縁膜の側
壁とに沿って延ばして前記第１ゲート下部層と合わせて
第１ゲート層を形成する工程と、第１ゲートフィン層に
接する第２ゲート絶縁膜を介して、第２ゲート層を形成
する工程とを備える方法とする。
【００３８】フィン部を第２層間絶縁膜の側壁に沿って
延長することにより、平面面積を増大させずに、第１ゲ
ート電極と第２ゲート電極の実質対向面積を増大させ
て、高い結合容量を確保できる。その結果、不揮発性半
導体記憶装置の微細化の実現に寄与することが可能とな
る。
延長することにより、平面面積を増大させずに、第１ゲ
ート電極と第２ゲート電極の実質対向面積を増大させ
て、高い結合容量を確保できる。その結果、不揮発性半
導体記憶装置の微細化の実現に寄与することが可能とな
る。
【００３９】上記のように、フィン部を第２層間絶縁膜
の側壁に沿って延長することにより、面積の増大を極力
抑え、高精度で効率的に製造することが重要な局面で
は、結合容量を増大させるために、第１ゲートフィン層
の表面を粗面化する工程を、さらに備える上記のフィン
部を第２層間絶縁膜の側壁に沿って延長する不揮発性半
導体記憶装置の製造方法とする。
の側壁に沿って延長することにより、面積の増大を極力
抑え、高精度で効率的に製造することが重要な局面で
は、結合容量を増大させるために、第１ゲートフィン層
の表面を粗面化する工程を、さらに備える上記のフィン
部を第２層間絶縁膜の側壁に沿って延長する不揮発性半
導体記憶装置の製造方法とする。
【００４０】上記の粗面化処理により、平面面積を極力
小さくして、フィン部の第２層間絶縁膜に沿った部分で
結合容量を高くした不揮発性半導体記憶装置を効率的に
製造することができる。この結果、微細化された不揮発
性半導体記憶装置を高い歩留りで製造することが可能と
なる。
小さくして、フィン部の第２層間絶縁膜に沿った部分で
結合容量を高くした不揮発性半導体記憶装置を効率的に
製造することができる。この結果、微細化された不揮発
性半導体記憶装置を高い歩留りで製造することが可能と
なる。
【００４１】本発明に係る不揮発性半導体記憶装置は、
第２ゲート領域の側壁の保護をはかりながらゲート間の
短絡が防止されることが重要な局面では、半導体基板の
主表面に設けられた第１ゲート絶縁膜と、その上に形成
された第１ゲート電極と、第１ゲート電極の上に第２ゲ
ート絶縁膜を介して形成された第２ゲート電極と、第２
ゲート電極の側壁に保護膜とを備えている装置とする。
第２ゲート領域の側壁の保護をはかりながらゲート間の
短絡が防止されることが重要な局面では、半導体基板の
主表面に設けられた第１ゲート絶縁膜と、その上に形成
された第１ゲート電極と、第１ゲート電極の上に第２ゲ
ート絶縁膜を介して形成された第２ゲート電極と、第２
ゲート電極の側壁に保護膜とを備えている装置とする。
【００４２】第２ゲート電極の側壁に保護膜を備えるこ
とにより、第１ゲート層をエッチングして第１ゲート電
極を形成するとき、第２ゲート電極側壁にサイドエッチ
ングを生じず、この結果、第２ゲート電極の側壁の寸法
や配線抵抗のばらつきなしにゲート間の短絡を防止した
不揮発性半導体記憶装置の提供が可能となる。
とにより、第１ゲート層をエッチングして第１ゲート電
極を形成するとき、第２ゲート電極側壁にサイドエッチ
ングを生じず、この結果、第２ゲート電極の側壁の寸法
や配線抵抗のばらつきなしにゲート間の短絡を防止した
不揮発性半導体記憶装置の提供が可能となる。
【００４３】別の局面における本発明に係る不揮発性半
導体記憶装置は、半導体基板の主表面に設けられた第１
ゲート絶縁膜と、その上に形成された第１ゲート電極
と、第１ゲート電極の上に第２ゲート絶縁膜を介して形
成された第２ゲート電極と、第１ゲート電極の側壁に接
する絶縁膜と第１ゲート絶縁膜とが形成する段差側壁
に、多結晶シリコンが絶縁体化されたシリコン化合物を
有する不揮発性半導体記憶装置とする。
導体記憶装置は、半導体基板の主表面に設けられた第１
ゲート絶縁膜と、その上に形成された第１ゲート電極
と、第１ゲート電極の上に第２ゲート絶縁膜を介して形
成された第２ゲート電極と、第１ゲート電極の側壁に接
する絶縁膜と第１ゲート絶縁膜とが形成する段差側壁
に、多結晶シリコンが絶縁体化されたシリコン化合物を
有する不揮発性半導体記憶装置とする。
【００４４】段差側壁に生じたエッチング残渣を絶縁体
化することにより、エッチング残渣に起因するゲート間
の短絡を防止でき、歩留り向上の結果、安価な上記装置
を提供することが可能となる。
化することにより、エッチング残渣に起因するゲート間
の短絡を防止でき、歩留り向上の結果、安価な上記装置
を提供することが可能となる。
【００４５】上記と別の局面で、エッチング残渣を異方
性エッチングのときから発生させないことが重要な場合
では、半導体基板の上に第１ゲート絶縁膜を介して、第
１ゲート層がエッチングされることにより形成された第
１ゲート電極と、その第１ゲート電極の上に第２ゲート
絶縁膜を介して、第２ゲート層がエッチングされること
により形成された第２ゲート電極と、第１ゲート電極の
側壁が接する絶縁膜と第１ゲート絶縁膜とによって形成
される角度が、第１ゲート電極の側壁に沿って延びる方
向に直交する断面で、第１ゲート電極側に対して９０°
を超え、第１ゲート電極の側壁が接する絶縁膜の両側壁
の各々には、第１ゲート電極の幅が上方ほど広くなるよ
うにテーパがつけられている不揮発性半導体記憶装置と
する。
性エッチングのときから発生させないことが重要な場合
では、半導体基板の上に第１ゲート絶縁膜を介して、第
１ゲート層がエッチングされることにより形成された第
１ゲート電極と、その第１ゲート電極の上に第２ゲート
絶縁膜を介して、第２ゲート層がエッチングされること
により形成された第２ゲート電極と、第１ゲート電極の
側壁が接する絶縁膜と第１ゲート絶縁膜とによって形成
される角度が、第１ゲート電極の側壁に沿って延びる方
向に直交する断面で、第１ゲート電極側に対して９０°
を超え、第１ゲート電極の側壁が接する絶縁膜の両側壁
の各々には、第１ゲート電極の幅が上方ほど広くなるよ
うにテーパがつけられている不揮発性半導体記憶装置と
する。
【００４６】第１ゲート電極の側壁が接する絶縁膜と第
１ゲート絶縁膜とによって形成される角度が、第１ゲー
ト電極の側壁に沿って延びる方向に直交する断面で、第
１ゲート電極側に対して９０°を超えるようにすること
により、第１ゲート電極形成時の異方性エッチングにお
いて、エッチングの影となる部分がないので、エッチン
グ残渣を生じることがない。その結果、ゲート間短絡を
防止することが可能となる。
１ゲート絶縁膜とによって形成される角度が、第１ゲー
ト電極の側壁に沿って延びる方向に直交する断面で、第
１ゲート電極側に対して９０°を超えるようにすること
により、第１ゲート電極形成時の異方性エッチングにお
いて、エッチングの影となる部分がないので、エッチン
グ残渣を生じることがない。その結果、ゲート間短絡を
防止することが可能となる。
【００４７】上記と異なる他の局面において、本発明に
係る不揮発性半導体装置は、半導体基板に設けられた分
離絶縁帯と、半導体基板と分離絶縁帯の上に設けられた
第１ゲート電極とを備え、第１ゲート電極は分離絶縁帯
の上で側壁を有し、その側壁に沿って延びる方向に直交
する断面で、その側辺と半導体基板の表面辺に平行な編
とのなす角度が、その側壁がつながっている第１ゲート
電極側と反対側に対して９０°を超えている不揮発性半
導体記憶装置とする。
係る不揮発性半導体装置は、半導体基板に設けられた分
離絶縁帯と、半導体基板と分離絶縁帯の上に設けられた
第１ゲート電極とを備え、第１ゲート電極は分離絶縁帯
の上で側壁を有し、その側壁に沿って延びる方向に直交
する断面で、その側辺と半導体基板の表面辺に平行な編
とのなす角度が、その側壁がつながっている第１ゲート
電極側と反対側に対して９０°を超えている不揮発性半
導体記憶装置とする。
【００４８】上記の側辺と半導体基板主表面に平行な辺
とのなす角度を、上記の側辺が連続している第１ゲート
電極と反対側に対して９０°を超える角度とすることに
より、第１ゲート電極自体がエッチングの影となること
がないので、エッチング残渣を発生することがなく、そ
の結果、ゲート間短絡等を防止することが可能となる。
とのなす角度を、上記の側辺が連続している第１ゲート
電極と反対側に対して９０°を超える角度とすることに
より、第１ゲート電極自体がエッチングの影となること
がないので、エッチング残渣を発生することがなく、そ
の結果、ゲート間短絡等を防止することが可能となる。
【００４９】微細化された不揮発性半導体記憶装置であ
ることが重要な局面では、本発明に係る装置は、半導体
基板の主表面の上に、第１ゲート絶縁膜を介して形成さ
れた第１ゲート下部電極と、第１ゲート下部電極の幅を
規制する、第１ゲート下部電極より厚い第１層間絶縁膜
と、第１層間絶縁膜の上に形成された第２層間絶縁膜
と、第１ゲート下部電極の上に設けられた、そのフィン
部が第１層間絶縁膜の周縁部と第２層間絶縁膜の側壁と
に沿って延びている第１ゲートフィン電極と、第１ゲー
トフィン電極の上に、第２ゲート絶縁膜を介して形成さ
れている第２ゲート電極とを備える不揮発性半導体記憶
装置とする。
ることが重要な局面では、本発明に係る装置は、半導体
基板の主表面の上に、第１ゲート絶縁膜を介して形成さ
れた第１ゲート下部電極と、第１ゲート下部電極の幅を
規制する、第１ゲート下部電極より厚い第１層間絶縁膜
と、第１層間絶縁膜の上に形成された第２層間絶縁膜
と、第１ゲート下部電極の上に設けられた、そのフィン
部が第１層間絶縁膜の周縁部と第２層間絶縁膜の側壁と
に沿って延びている第１ゲートフィン電極と、第１ゲー
トフィン電極の上に、第２ゲート絶縁膜を介して形成さ
れている第２ゲート電極とを備える不揮発性半導体記憶
装置とする。
【００５０】上記のように、そのフィン部が第１層間絶
縁膜の周縁部と第２層間絶縁膜の側壁とに沿って延びて
いる第１ゲートフィン電極とすることにより、平面面積
を広げることなく、第１ゲート電極と第２ゲート電極と
の実質的な対向面積を増大させることが可能となる。そ
の結果、高い結合容量比の微細化された不揮発性半導体
記憶装置の安価な提供が可能となり、また、上記装置の
低電圧運転も可能とする。
縁膜の周縁部と第２層間絶縁膜の側壁とに沿って延びて
いる第１ゲートフィン電極とすることにより、平面面積
を広げることなく、第１ゲート電極と第２ゲート電極と
の実質的な対向面積を増大させることが可能となる。そ
の結果、高い結合容量比の微細化された不揮発性半導体
記憶装置の安価な提供が可能となり、また、上記装置の
低電圧運転も可能とする。
【００５１】本発明の他の不揮発性半導体記憶装置で
は、第２ゲート電極の側壁に保護膜がさらに備えられて
いる装置とする。
は、第２ゲート電極の側壁に保護膜がさらに備えられて
いる装置とする。
【００５２】第２ゲート電極の側壁に保護膜を備えるこ
とにより、上記の第２層間絶縁膜の側壁に沿ったフィン
部を有する不揮発性半導体記憶装置においても、第２ゲ
ート電極に損傷を受けずに、等方性エッチングによりエ
ッチング残渣を除去することが可能となる。
とにより、上記の第２層間絶縁膜の側壁に沿ったフィン
部を有する不揮発性半導体記憶装置においても、第２ゲ
ート電極に損傷を受けずに、等方性エッチングによりエ
ッチング残渣を除去することが可能となる。
【００５３】また、本発明の他の不揮発性半導体記憶装
置では、第１ゲート下部電極の側壁が接している絶縁膜
と第１ゲート絶縁膜とが形成する段差、または第１層間
絶縁膜と第２層間絶縁膜とが形成する段差のいずれかの
段差の側壁に、さらに、多結晶シリコンが絶縁体化され
たシリコン化合物を備える構成とする。
置では、第１ゲート下部電極の側壁が接している絶縁膜
と第１ゲート絶縁膜とが形成する段差、または第１層間
絶縁膜と第２層間絶縁膜とが形成する段差のいずれかの
段差の側壁に、さらに、多結晶シリコンが絶縁体化され
たシリコン化合物を備える構成とする。
【００５４】上記の段差の側壁にエッチング残渣が絶縁
体化された化合物を備えることにより、各ゲート電極間
の短絡を防止することが可能となる。
体化された化合物を備えることにより、各ゲート電極間
の短絡を防止することが可能となる。
【００５５】その他の本発明の重要な不揮発性半導体記
憶装置では、第１ゲート下部電極の側壁が接している絶
縁膜の側壁と第１ゲート絶縁膜とがなす角度が、第１ゲ
ート下部電極に沿って延びる方向に垂直な断面で、第１
ゲート下部電極の側に対して９０°を超え、第１ゲート
下部電極の幅が上方ほど広くなるように、第１ゲート下
部電極の両側壁が接している絶縁膜の両側壁の各々の側
壁にテーパがついている構成とする。
憶装置では、第１ゲート下部電極の側壁が接している絶
縁膜の側壁と第１ゲート絶縁膜とがなす角度が、第１ゲ
ート下部電極に沿って延びる方向に垂直な断面で、第１
ゲート下部電極の側に対して９０°を超え、第１ゲート
下部電極の幅が上方ほど広くなるように、第１ゲート下
部電極の両側壁が接している絶縁膜の両側壁の各々の側
壁にテーパがついている構成とする。
【００５６】上記のように、第１ゲート下部電極の幅を
上方ほど広くなるように、絶縁膜の側壁にテーパをつけ
ることにより、エッチングの影となる箇所が無くなるの
で、エッチング残渣を残すことがない。
上方ほど広くなるように、絶縁膜の側壁にテーパをつけ
ることにより、エッチングの影となる箇所が無くなるの
で、エッチング残渣を残すことがない。
【００５７】上記のその他の本発明の不揮発性半導体記
憶装置では、さらに、第１層間絶縁膜の上面と第２層間
絶縁膜の側壁とが形成する角度が、フィン部が接してい
る第１層間絶縁膜の上面側に対して９０°を超え、第１
ゲートフィン電極の幅および第２ゲート電極の幅が上方
ほど広くなるように、第２層間絶縁膜の両側壁の各々に
テーパがついている構成とする。
憶装置では、さらに、第１層間絶縁膜の上面と第２層間
絶縁膜の側壁とが形成する角度が、フィン部が接してい
る第１層間絶縁膜の上面側に対して９０°を超え、第１
ゲートフィン電極の幅および第２ゲート電極の幅が上方
ほど広くなるように、第２層間絶縁膜の両側壁の各々に
テーパがついている構成とする。
【００５８】第１層間絶縁膜の上面と第２層間絶縁が形
成する段差部にも、第１ゲートフィン電極の幅および第
２ゲート電極の幅が上方ほど広くなるように、第２層間
絶縁膜の側壁にテーパを設けることにより、エッチング
の影になる部分を除けるので、上記の第１ゲート下部電
極の側壁が接している絶縁膜と第１ゲート絶縁膜とが形
成する段差部での絶縁膜側壁のテーパと合わせて、両段
差部でエッチング残渣を除去するこが可能となる。その
結果、ゲート間短絡を防止することが可能となる。
成する段差部にも、第１ゲートフィン電極の幅および第
２ゲート電極の幅が上方ほど広くなるように、第２層間
絶縁膜の側壁にテーパを設けることにより、エッチング
の影になる部分を除けるので、上記の第１ゲート下部電
極の側壁が接している絶縁膜と第１ゲート絶縁膜とが形
成する段差部での絶縁膜側壁のテーパと合わせて、両段
差部でエッチング残渣を除去するこが可能となる。その
結果、ゲート間短絡を防止することが可能となる。
【００５９】フィン部が第１層間絶縁膜の周縁部と第２
層間絶縁膜の側壁とに沿って延びている第１ゲートフィ
ン電極を有する上記の不揮発性半導体記憶装置におい
て、面積を極力小さくし、かつ安価な装置とすることが
重要な局面では、第１ゲートフィン電極のうち、少なく
ともフィン部の表面は粗面化されている不揮発性半導体
記憶装置とする。
層間絶縁膜の側壁とに沿って延びている第１ゲートフィ
ン電極を有する上記の不揮発性半導体記憶装置におい
て、面積を極力小さくし、かつ安価な装置とすることが
重要な局面では、第１ゲートフィン電極のうち、少なく
ともフィン部の表面は粗面化されている不揮発性半導体
記憶装置とする。
【００６０】少なくともフィン部の表面は粗面化されて
いる不揮発性半導体記憶装置とすることにより、第１ゲ
ート電極と第２ゲート電極との実質的な対向面積が増大
する。この結果、安価で微細な高い結合容量比の不揮発
性半導体記憶装置の提供が可能となる。また、上記装置
のさらに低い低電圧運転が可能となる。
いる不揮発性半導体記憶装置とすることにより、第１ゲ
ート電極と第２ゲート電極との実質的な対向面積が増大
する。この結果、安価で微細な高い結合容量比の不揮発
性半導体記憶装置の提供が可能となる。また、上記装置
のさらに低い低電圧運転が可能となる。
【００６１】
【発明の実施の形態】（実施の形態１）次に、本発明の
実施の形態１について、図を用いて説明する。
実施の形態１について、図を用いて説明する。
【００６２】まず、シリコン基板１の表面に、トレンチ
分離帯２を形成する（図１）。次に、シリコン基板１の
主表面に下から順に第１ゲート絶縁膜３となるシリコン
酸化膜、フローティングゲート下部層４となる多結晶シ
リコン膜、ハードマスク５として使用するシリコン窒化
膜を形成した後、通常の写真製版技術により所定の領域
上にレジストパターン６を形成する（図２）。
分離帯２を形成する（図１）。次に、シリコン基板１の
主表面に下から順に第１ゲート絶縁膜３となるシリコン
酸化膜、フローティングゲート下部層４となる多結晶シ
リコン膜、ハードマスク５として使用するシリコン窒化
膜を形成した後、通常の写真製版技術により所定の領域
上にレジストパターン６を形成する（図２）。
【００６３】このレジストパターン６をマスクにして、
シリコン窒化膜５にエッチングを施し、その後、レジス
トパターン６を除去する（図３）。
シリコン窒化膜５にエッチングを施し、その後、レジス
トパターン６を除去する（図３）。
【００６４】上記のエッチングにより形成されたシリコ
ン窒化膜５をマスクにして、多結晶シリコン膜４をパタ
ーニングする（図４）。
ン窒化膜５をマスクにして、多結晶シリコン膜４をパタ
ーニングする（図４）。
【００６５】上記のパターニングされた多結晶シリコン
膜４とシリコン窒化膜の側壁にシリコン酸化膜からなる
サイドウォールスペーサ７を形成した後、シリコン酸化
膜からなる層間絶縁膜８を形成する。この後、化学的機
械的研磨（ＣＭＰ：ChemicalMechanical Polishing ）
により、シリコン窒化膜５を露出するまで、層間絶縁膜
８のエッチバックおよび平坦化を行う（図５）。
膜４とシリコン窒化膜の側壁にシリコン酸化膜からなる
サイドウォールスペーサ７を形成した後、シリコン酸化
膜からなる層間絶縁膜８を形成する。この後、化学的機
械的研磨（ＣＭＰ：ChemicalMechanical Polishing ）
により、シリコン窒化膜５を露出するまで、層間絶縁膜
８のエッチバックおよび平坦化を行う（図５）。
【００６６】次に、熱リン酸等による湿式処理によりシ
リコン窒化膜５を除去し、多結晶シリコン膜４を露出す
る（図６）。図６の符号Ａに示すように、サイドウォー
ルスペーサ７と第１ゲート絶縁膜３またはフローティン
グゲート下部電極４との間に垂直段差が生じている。次
に、フローティングゲートフィン層９を形成する多結晶
シリコン膜を設け、その上に通常の写真製版技術により
所定の領域上にレジストパターン１０を形成する（図
７）。
リコン窒化膜５を除去し、多結晶シリコン膜４を露出す
る（図６）。図６の符号Ａに示すように、サイドウォー
ルスペーサ７と第１ゲート絶縁膜３またはフローティン
グゲート下部電極４との間に垂直段差が生じている。次
に、フローティングゲートフィン層９を形成する多結晶
シリコン膜を設け、その上に通常の写真製版技術により
所定の領域上にレジストパターン１０を形成する（図
７）。
【００６７】この後、このレジストパターン１０をマス
クにエッチングして、フローティングゲートフィン層の
一部であるフィン部１１を形成した後、レジストパター
ン１０を除去する（図８）。
クにエッチングして、フローティングゲートフィン層の
一部であるフィン部１１を形成した後、レジストパター
ン１０を除去する（図８）。
【００６８】この後、上記のフローティングゲートフィ
ン層９の上に、下から順に、酸化膜／窒化膜／酸化膜の
構成を有するＯＮＯ（Oxide Nitride Oxide ）膜の第２
ゲート絶縁膜１２、多結晶シリコン膜からなるコントロ
ールゲート下部層１３、金属シリサイド膜からなるコン
トロールゲート上部層１４、シリコン酸化膜からなるハ
ードマスク１５を形成した後、通常の写真製版技術によ
り所定の領域上にレジストパターン１６を形成する（図
９）。
ン層９の上に、下から順に、酸化膜／窒化膜／酸化膜の
構成を有するＯＮＯ（Oxide Nitride Oxide ）膜の第２
ゲート絶縁膜１２、多結晶シリコン膜からなるコントロ
ールゲート下部層１３、金属シリサイド膜からなるコン
トロールゲート上部層１４、シリコン酸化膜からなるハ
ードマスク１５を形成した後、通常の写真製版技術によ
り所定の領域上にレジストパターン１６を形成する（図
９）。
【００６９】次に、このレジストパターン１６をマスク
に、ハードマスク１５にエッチング処理を施し、その後
レジストパターン１６を除去する（図１０）。
に、ハードマスク１５にエッチング処理を施し、その後
レジストパターン１６を除去する（図１０）。
【００７０】この後、ハードマスク１５をマスクに、コ
ントロールゲート層と第２ゲート絶縁膜１２にエッチン
グを施し、コントロールゲート電極１７を形成する（図
１１）。図１２は、溝部の見易さのために、図１１に示
す手前のコントロールゲート電極、第２ゲート絶縁膜お
よびハードマスクの図示を省略した図である。
ントロールゲート層と第２ゲート絶縁膜１２にエッチン
グを施し、コントロールゲート電極１７を形成する（図
１１）。図１２は、溝部の見易さのために、図１１に示
す手前のコントロールゲート電極、第２ゲート絶縁膜お
よびハードマスクの図示を省略した図である。
【００７１】次いで、コントロールゲート電極をマスク
に、フローティングゲート層にエッチングを施し、フロ
ーティングゲート電極を形成する。このとき、エッチン
グされた跡の中央溝部の側壁に沿って、多結晶シリコン
のエッチング残渣１９が発生する。
に、フローティングゲート層にエッチングを施し、フロ
ーティングゲート電極を形成する。このとき、エッチン
グされた跡の中央溝部の側壁に沿って、多結晶シリコン
のエッチング残渣１９が発生する。
【００７２】この後、ダウンフロー型エッチング装置等
によって、厚さ５００Åの多結晶シリコン膜のエッチン
グに相当する等方性エッチング処理を施し、エッチング
残渣を除去する（図１３）。
によって、厚さ５００Åの多結晶シリコン膜のエッチン
グに相当する等方性エッチング処理を施し、エッチング
残渣を除去する（図１３）。
【００７３】ダウンフロー型エッチング装置に用いるガ
スとしては、下記のいずれかのガスを用いる。 （１）Ｃｌ2 、Ｃｌ2 とＮＦ3 との混合ガス、Ｃｌ2 と
Ｏ2 との混合ガス、Vapor ＨＦとＯ2 との混合ガス、Ｃ
Ｆ4 とＯ2 との混合ガス、ＣＨＦ3 とＯ2 との混合ガ
ス、ＳＦ6 とＯ2 との混合ガス、ＮＦ3 とＯ2 との混合
ガス、のうちのいずれかのガス。 （２）上記（１）のガスにおいて、Ｏ2 の代わりにＮ2
Ｏ、ＣＯ2 、Ｏ3 、Ｈ2Ｏ2 、Ｈ2 Ｏのうちのいずれか
を用いたガス。 （３）上記（１）または（２）のガスに、さらにＨｅ、
Ｎｅ、Ａｒ、Ｋｒ、ＸｅおよびＮ2 のうちの少なくとも
１種のガスを加えたガス。
スとしては、下記のいずれかのガスを用いる。 （１）Ｃｌ2 、Ｃｌ2 とＮＦ3 との混合ガス、Ｃｌ2 と
Ｏ2 との混合ガス、Vapor ＨＦとＯ2 との混合ガス、Ｃ
Ｆ4 とＯ2 との混合ガス、ＣＨＦ3 とＯ2 との混合ガ
ス、ＳＦ6 とＯ2 との混合ガス、ＮＦ3 とＯ2 との混合
ガス、のうちのいずれかのガス。 （２）上記（１）のガスにおいて、Ｏ2 の代わりにＮ2
Ｏ、ＣＯ2 、Ｏ3 、Ｈ2Ｏ2 、Ｈ2 Ｏのうちのいずれか
を用いたガス。 （３）上記（１）または（２）のガスに、さらにＨｅ、
Ｎｅ、Ａｒ、Ｋｒ、ＸｅおよびＮ2 のうちの少なくとも
１種のガスを加えたガス。
【００７４】図１４は、多結晶シリコンとＳｉＯ2 との
選択比に及ぼすエッチングガスＣＦ 4 ／Ｏ2 におけるＣ
Ｆ4 濃度であるＣＦ4 ／（ＣＦ4 ＋Ｏ2 ）の影響を示す
図である。等方性エッチングのとき、第１ゲート絶縁膜
３および層間絶縁膜８のエッチングを防止するために
は、多結晶シリコンとＳｉＯ2 との選択比を１５以上と
する必要があり、そのためには、図１４に示すように、
ＣＦ4 濃度は４０％以上とすることが望ましい。
選択比に及ぼすエッチングガスＣＦ 4 ／Ｏ2 におけるＣ
Ｆ4 濃度であるＣＦ4 ／（ＣＦ4 ＋Ｏ2 ）の影響を示す
図である。等方性エッチングのとき、第１ゲート絶縁膜
３および層間絶縁膜８のエッチングを防止するために
は、多結晶シリコンとＳｉＯ2 との選択比を１５以上と
する必要があり、そのためには、図１４に示すように、
ＣＦ4 濃度は４０％以上とすることが望ましい。
【００７５】上記のように、フローティングゲート電極
の形成後に等方性エッチングを加えた製造方法により、
絶縁膜の溝部の側壁に生じた多結晶シリコン残渣を除去
し、ゲート間の短絡を防止することが可能となる。さら
に、この等方性エッチングガスの組成を調整することに
より、下地である第１ゲート絶縁膜および層間絶縁膜に
ダメージを与えることなく上記エッチング残渣の除去が
可能となり、不揮発性半導体記憶装置の歩留りを大きく
向上させることができる。
の形成後に等方性エッチングを加えた製造方法により、
絶縁膜の溝部の側壁に生じた多結晶シリコン残渣を除去
し、ゲート間の短絡を防止することが可能となる。さら
に、この等方性エッチングガスの組成を調整することに
より、下地である第１ゲート絶縁膜および層間絶縁膜に
ダメージを与えることなく上記エッチング残渣の除去が
可能となり、不揮発性半導体記憶装置の歩留りを大きく
向上させることができる。
【００７６】（実施の形態２）上記の実施の形態１を実
施すると、エッチング条件によってはつぎのような問題
を生じる場合がある。すなわち、コントロールゲート電
極１７をマスクとして、フローティングゲート層をエッ
チバックし、そこで生じた多結晶シリコン残渣１９を等
方性エッチングで除去したとき、多結晶シリコン残渣を
除去できても、図１５に示すように、コントロールゲー
ト電極の側壁部、とくに金属ポリサイド１４の側壁部に
不均一なサイドエッチングを生じる。図１５はワード線
に垂直な面によるゲート部の断面図である。
施すると、エッチング条件によってはつぎのような問題
を生じる場合がある。すなわち、コントロールゲート電
極１７をマスクとして、フローティングゲート層をエッ
チバックし、そこで生じた多結晶シリコン残渣１９を等
方性エッチングで除去したとき、多結晶シリコン残渣を
除去できても、図１５に示すように、コントロールゲー
ト電極の側壁部、とくに金属ポリサイド１４の側壁部に
不均一なサイドエッチングを生じる。図１５はワード線
に垂直な面によるゲート部の断面図である。
【００７７】このサイドエッチングは、コントロールゲ
ート電極１７をマスクにフローティングゲート層をＣｌ
2 とＯ2 とを含むプラズマを用いてエッチングしフロー
ティング電極１８を形成する工程において、エッチング
ガス中に含まれるＯ2 により不均一に酸化されるために
生じる。この不均一なサイドエッチングの結果、寸法お
よび配線抵抗のばらつきが生じる。実施の形態２では、
このサイドエッチングを防止するために、コントロール
ゲート電極側壁部に保護膜である酸化膜を形成する。
ート電極１７をマスクにフローティングゲート層をＣｌ
2 とＯ2 とを含むプラズマを用いてエッチングしフロー
ティング電極１８を形成する工程において、エッチング
ガス中に含まれるＯ2 により不均一に酸化されるために
生じる。この不均一なサイドエッチングの結果、寸法お
よび配線抵抗のばらつきが生じる。実施の形態２では、
このサイドエッチングを防止するために、コントロール
ゲート電極側壁部に保護膜である酸化膜を形成する。
【００７８】実施の形態２における初期段階の工程は、
実施の形態１での図１〜１２までの工程と同様である。
図１２の構成の後に、上記ばらつきを防ぐために、コン
トロールゲート電極の形成後、Ｏ2 または希ガスを含む
Ｏ2 とＮ2 との混合ガスを用い、ランプ酸化法または熱
酸化法によりコントロールゲート電極側壁部に約５０Å
の酸化膜からなるコントロールゲート電極側壁２１を形
成する（図１６）。コントロールゲート幅が０．２５μ
ｍの場合、酸化による配線幅の変化が４％程度あるが、
抵抗の変化は問題とならない。また、下地のフローティ
ングゲートフィン層の多結晶シリコンに対してはＯＮＯ
膜等の第２のゲート絶縁膜１２が保護膜として働き、酸
化が多結晶シリコンに及ぶことはない。
実施の形態１での図１〜１２までの工程と同様である。
図１２の構成の後に、上記ばらつきを防ぐために、コン
トロールゲート電極の形成後、Ｏ2 または希ガスを含む
Ｏ2 とＮ2 との混合ガスを用い、ランプ酸化法または熱
酸化法によりコントロールゲート電極側壁部に約５０Å
の酸化膜からなるコントロールゲート電極側壁２１を形
成する（図１６）。コントロールゲート幅が０．２５μ
ｍの場合、酸化による配線幅の変化が４％程度あるが、
抵抗の変化は問題とならない。また、下地のフローティ
ングゲートフィン層の多結晶シリコンに対してはＯＮＯ
膜等の第２のゲート絶縁膜１２が保護膜として働き、酸
化が多結晶シリコンに及ぶことはない。
【００７９】この後、コントロールゲート電極側壁２１
を備えたコントロールゲート電極をマスクとして、フロ
ーティングゲート層をＣｌ2 ガスを含むプラズマによっ
て異方性エッチングし、フローティングゲート電極を形
成する（図１７）。この後、実施の形態１に示すような
等方性エッチングを行なっても、コントロールゲート電
極側壁２１が保護膜となって、タングステンシリサイド
１４のサイドエッチングを防止することが可能となる。
等方性エッチング時の多結晶シリコンとＳｉＯ 2 との選
択比が低い場合は、上記コントロールゲート電極側壁２
１の膜厚を下地の第１ゲート酸化膜３の膜厚と同程度ま
たはそれよりも厚く設定するのがよい。
を備えたコントロールゲート電極をマスクとして、フロ
ーティングゲート層をＣｌ2 ガスを含むプラズマによっ
て異方性エッチングし、フローティングゲート電極を形
成する（図１７）。この後、実施の形態１に示すような
等方性エッチングを行なっても、コントロールゲート電
極側壁２１が保護膜となって、タングステンシリサイド
１４のサイドエッチングを防止することが可能となる。
等方性エッチング時の多結晶シリコンとＳｉＯ 2 との選
択比が低い場合は、上記コントロールゲート電極側壁２
１の膜厚を下地の第１ゲート酸化膜３の膜厚と同程度ま
たはそれよりも厚く設定するのがよい。
【００８０】（実施の形態３）実施の形態３では、実施
の形態２におけるコントロールゲート電極側壁２１とは
異なる種類の保護側壁の形成方法を備えた製造方法を実
施する。初期段階の製造方法は、上記実施の形態１にお
ける図１〜１０に示す方法と同じである。この図１０の
構成を形成した後、実施の形態３では、ＴＥＯＳ（Tetr
a-Ethyl Ortho-Silicate）酸化膜からなるハードマスク
１５をマスクとして、コントロールゲート層を第２ゲー
ト絶縁膜１２の上までエッチングする（実施の形態２で
は、図１１，１２に示すように、第２ゲート絶縁膜１２
もエッチングした）。
の形態２におけるコントロールゲート電極側壁２１とは
異なる種類の保護側壁の形成方法を備えた製造方法を実
施する。初期段階の製造方法は、上記実施の形態１にお
ける図１〜１０に示す方法と同じである。この図１０の
構成を形成した後、実施の形態３では、ＴＥＯＳ（Tetr
a-Ethyl Ortho-Silicate）酸化膜からなるハードマスク
１５をマスクとして、コントロールゲート層を第２ゲー
ト絶縁膜１２の上までエッチングする（実施の形態２で
は、図１１，１２に示すように、第２ゲート絶縁膜１２
もエッチングした）。
【００８１】この後、実施の形態３では、ＴＥＯＳ酸化
膜等のシリコン酸化膜をＣＶＤ（Chemical Vapor Depos
ition ）法により、コントロールゲート電極１７とハー
ドマスク１５との側壁に成膜し、図１８に示すように、
この酸化膜とＯＮＯ膜１２をフローティングゲート電極
１８までエッチバックし、サイドウォール２２を形成す
る。次に、このサイドウォール２２をマスクとして、フ
ローティングゲート層をエッチングしてフローティング
ゲート電極１８を形成する（図１９）。このサイドウォ
ール２２は、実施の形態２におけるコントロールゲート
電極側壁２１と同じように、その後の等方性エッチング
時の保護膜として機能し、不揮発性半導体記憶装置の歩
留り向上を可能とする。
膜等のシリコン酸化膜をＣＶＤ（Chemical Vapor Depos
ition ）法により、コントロールゲート電極１７とハー
ドマスク１５との側壁に成膜し、図１８に示すように、
この酸化膜とＯＮＯ膜１２をフローティングゲート電極
１８までエッチバックし、サイドウォール２２を形成す
る。次に、このサイドウォール２２をマスクとして、フ
ローティングゲート層をエッチングしてフローティング
ゲート電極１８を形成する（図１９）。このサイドウォ
ール２２は、実施の形態２におけるコントロールゲート
電極側壁２１と同じように、その後の等方性エッチング
時の保護膜として機能し、不揮発性半導体記憶装置の歩
留り向上を可能とする。
【００８２】（実施の形態４）タングステンシリサイド
等からなるコントロールゲート上部電極１４のサイドエ
ッチングを防止するだけでなく、サイドエッチングを均
一にすることによっても、寸法と配線抵抗のばらつきを
抑制することができる。図１０に示す構成からＴＥＯＳ
酸化膜等からなるハードマスク１５をマスクにして、Ｃ
ｌ2 とＯ2 を用いて異方性エッチングして形成したコン
トロールゲート電極１７およびフローティングゲート電
極１８の側壁部は、不均一に酸化されている。その不均
一部分の厚さは約５Å程度なので、上記コントロールゲ
ート電極とフローティングゲート電極の形成後に、過酸
化水素Ｈ2 Ｏ2 を含んだ薬液を用いた酸化処理を行なう
ことにより、その後の等方性エッチング後の酸化膜の厚
さを均一にすることができる（図２０）。Ｈ2 Ｏ2 の濃
度は１％程度あれば、５Å程度の酸化膜は十分に形成す
ることができる。通常の洗浄工程で用いられているＨ2
ＳＯ4 とＨ2 Ｏ2 とＨ2 Ｏとの混合液、ＮＨ4 ＯＨとＨ
2 Ｏ2 とＨ2 Ｏとの混合液等の薬液中のＨ2Ｏ2 濃度を
１％程度またはそれ以上として、安価かつ容易に酸化膜
を形成することができる。
等からなるコントロールゲート上部電極１４のサイドエ
ッチングを防止するだけでなく、サイドエッチングを均
一にすることによっても、寸法と配線抵抗のばらつきを
抑制することができる。図１０に示す構成からＴＥＯＳ
酸化膜等からなるハードマスク１５をマスクにして、Ｃ
ｌ2 とＯ2 を用いて異方性エッチングして形成したコン
トロールゲート電極１７およびフローティングゲート電
極１８の側壁部は、不均一に酸化されている。その不均
一部分の厚さは約５Å程度なので、上記コントロールゲ
ート電極とフローティングゲート電極の形成後に、過酸
化水素Ｈ2 Ｏ2 を含んだ薬液を用いた酸化処理を行なう
ことにより、その後の等方性エッチング後の酸化膜の厚
さを均一にすることができる（図２０）。Ｈ2 Ｏ2 の濃
度は１％程度あれば、５Å程度の酸化膜は十分に形成す
ることができる。通常の洗浄工程で用いられているＨ2
ＳＯ4 とＨ2 Ｏ2 とＨ2 Ｏとの混合液、ＮＨ4 ＯＨとＨ
2 Ｏ2 とＨ2 Ｏとの混合液等の薬液中のＨ2Ｏ2 濃度を
１％程度またはそれ以上として、安価かつ容易に酸化膜
を形成することができる。
【００８３】上記のように、Ｈ2 Ｏ2 処理により酸化膜
を均一にすることにより、サイドエッチングを均一なも
のとして寸法と配線抵抗のばらつきを抑制することが可
能となる。
を均一にすることにより、サイドエッチングを均一なも
のとして寸法と配線抵抗のばらつきを抑制することが可
能となる。
【００８４】（実施の形態５）実施の形態５における初
期段階の工程は、実施の形態１における図１〜４に示す
工程と同様である。図４の構成の後、フローティングゲ
ート下部層４を形成する多結晶シリコン膜およびその上
のシリコン窒化膜からなるハードマスク５の側壁に、図
２１に示すように層間絶縁膜とは異なる材質の絶縁膜か
らなるサイドウォールスペーサ２４を形成する。その
後、層間絶縁膜８を形成し、ＣＭＰ処理によりシリコン
窒化膜が露出するまで層間絶縁膜８のエッチバックおよ
び平坦化を行なう（図２１）。
期段階の工程は、実施の形態１における図１〜４に示す
工程と同様である。図４の構成の後、フローティングゲ
ート下部層４を形成する多結晶シリコン膜およびその上
のシリコン窒化膜からなるハードマスク５の側壁に、図
２１に示すように層間絶縁膜とは異なる材質の絶縁膜か
らなるサイドウォールスペーサ２４を形成する。その
後、層間絶縁膜８を形成し、ＣＭＰ処理によりシリコン
窒化膜が露出するまで層間絶縁膜８のエッチバックおよ
び平坦化を行なう（図２１）。
【００８５】図２１の構成から後の工程は、図６〜１２
に示す工程と同じ工程に従う。サイドウォールスペーサ
と層間絶縁膜８との材質が相互に相違する図１２の構成
を形成した後、コントロールゲート電極１７をマスクに
して、フローティングゲート電極１８を異方性エッチン
グにより形成すると、図２２に示すように、多結晶シリ
コン残渣が残る。図２３は、図２２に示す線Ｘ−Ｘ’を
含む垂直面による断面図である。エッチング残渣１９
は、サイドウォールスペーサ２４の壁面に付着するよう
に残っている。サイドウォールスペーサ２４をシリコン
窒化膜とし、層間絶縁膜８をＴＥＯＳ酸化膜とすれば、
熱リン酸処理により層間絶縁膜８および第１ゲート絶縁
膜３はほとんどエッチングされずに、サイドウォールス
ペーサ２４のみが選択的に除去される。このサイドウォ
ールスペーサ除去のときに、同時にエッチング残渣もリ
フトオフされ除去される（図２４、図２５）。図２５
は、図２４の線Ｘ−Ｘ’を含む垂直面による中央溝部の
断面図である。
に示す工程と同じ工程に従う。サイドウォールスペーサ
と層間絶縁膜８との材質が相互に相違する図１２の構成
を形成した後、コントロールゲート電極１７をマスクに
して、フローティングゲート電極１８を異方性エッチン
グにより形成すると、図２２に示すように、多結晶シリ
コン残渣が残る。図２３は、図２２に示す線Ｘ−Ｘ’を
含む垂直面による断面図である。エッチング残渣１９
は、サイドウォールスペーサ２４の壁面に付着するよう
に残っている。サイドウォールスペーサ２４をシリコン
窒化膜とし、層間絶縁膜８をＴＥＯＳ酸化膜とすれば、
熱リン酸処理により層間絶縁膜８および第１ゲート絶縁
膜３はほとんどエッチングされずに、サイドウォールス
ペーサ２４のみが選択的に除去される。このサイドウォ
ールスペーサ除去のときに、同時にエッチング残渣もリ
フトオフされ除去される（図２４、図２５）。図２５
は、図２４の線Ｘ−Ｘ’を含む垂直面による中央溝部の
断面図である。
【００８６】上記のように、フローティングゲート電極
の側壁に層間絶縁膜と異なる種類の絶縁膜からなるサイ
ドウォールスペーサを形成した後、ゲート／ゲート間の
多結晶シリコン残渣をリフトオフにて除去することによ
り、第１ゲート絶縁膜３および層間絶縁膜８にダメージ
を与えずに短絡を防止することが可能となる。この結
果、不揮発性半導体記憶装置の歩留りを大幅に向上させ
ることが可能となる。
の側壁に層間絶縁膜と異なる種類の絶縁膜からなるサイ
ドウォールスペーサを形成した後、ゲート／ゲート間の
多結晶シリコン残渣をリフトオフにて除去することによ
り、第１ゲート絶縁膜３および層間絶縁膜８にダメージ
を与えずに短絡を防止することが可能となる。この結
果、不揮発性半導体記憶装置の歩留りを大幅に向上させ
ることが可能となる。
【００８７】（実施の形態６）実施の形態６における初
期工程は、実施の形態１における図１〜１２と同じ工程
である。この後、コントロールゲート電極をマスクにし
て、フローティングゲート電極を形成すると、フローテ
ィングゲート層の跡である中央溝部の側面に沿って多結
晶シリコン残渣が発生する。この後、８５０〜１０５０
℃で１０〜３０分間の熱酸化により多結晶シリコン残渣
を酸化珪素とするか、または窒化処理により窒化珪素と
し、エッチング残渣の絶縁体化を行なう。したがって、
図２６に示すように、層間絶縁膜の側面には、熱酸化処
理または窒化処理により絶縁体化された多結晶シリコン
残渣２５が残る。
期工程は、実施の形態１における図１〜１２と同じ工程
である。この後、コントロールゲート電極をマスクにし
て、フローティングゲート電極を形成すると、フローテ
ィングゲート層の跡である中央溝部の側面に沿って多結
晶シリコン残渣が発生する。この後、８５０〜１０５０
℃で１０〜３０分間の熱酸化により多結晶シリコン残渣
を酸化珪素とするか、または窒化処理により窒化珪素と
し、エッチング残渣の絶縁体化を行なう。したがって、
図２６に示すように、層間絶縁膜の側面には、熱酸化処
理または窒化処理により絶縁体化された多結晶シリコン
残渣２５が残る。
【００８８】上記のように、熱酸化処理等により多結晶
シリコン残渣を絶縁体化することにより、第１ゲート絶
縁膜３および層間絶縁膜８にダメージを与えることなく
ゲート間短絡を防止することができるので、不揮発性半
導体記憶装置の歩留りを向上させることが可能となる。
シリコン残渣を絶縁体化することにより、第１ゲート絶
縁膜３および層間絶縁膜８にダメージを与えることなく
ゲート間短絡を防止することができるので、不揮発性半
導体記憶装置の歩留りを向上させることが可能となる。
【００８９】（実施の形態７）実施の形態７における初
期工程は、実施の形態１における図１〜１２と同じ工程
である。この後、コントロールゲート電極をマスクにし
て、フローティングゲート電極を形成すると、中央溝部
に面した絶縁膜の側面に沿って多結晶シリコン残渣１９
が発生する。このエッチング残渣１９に対して、酸素ま
たは窒素等を斜めイオン注入することにより、酸化物、
窒化物等にしてエッチング残渣の絶縁体化を行なう（図
２７）。図２７において、矢印は斜めイオン注入におけ
るイオン注入の方向を示す。この結果、図２８に示すよ
うに、層間絶縁膜８の溝部に面した側面にはイオン注入
により絶縁体化されたエッチング残渣２６が残る。
期工程は、実施の形態１における図１〜１２と同じ工程
である。この後、コントロールゲート電極をマスクにし
て、フローティングゲート電極を形成すると、中央溝部
に面した絶縁膜の側面に沿って多結晶シリコン残渣１９
が発生する。このエッチング残渣１９に対して、酸素ま
たは窒素等を斜めイオン注入することにより、酸化物、
窒化物等にしてエッチング残渣の絶縁体化を行なう（図
２７）。図２７において、矢印は斜めイオン注入におけ
るイオン注入の方向を示す。この結果、図２８に示すよ
うに、層間絶縁膜８の溝部に面した側面にはイオン注入
により絶縁体化されたエッチング残渣２６が残る。
【００９０】上記のように、酸素または窒素のイオン注
入により多結晶シリコン残渣を絶縁体化することによ
り、第１ゲート絶縁膜３および層間絶縁膜８にダメージ
を与えることなくゲート間短絡を防止することができる
ので、不揮発性半導体記憶装置の歩留りを向上させるこ
とが可能となる。
入により多結晶シリコン残渣を絶縁体化することによ
り、第１ゲート絶縁膜３および層間絶縁膜８にダメージ
を与えることなくゲート間短絡を防止することができる
ので、不揮発性半導体記憶装置の歩留りを向上させるこ
とが可能となる。
【００９１】（実施の形態８）実施の形態８は、実施の
形態５，６，７等において、特にコントロールゲート電
極に対するダメージが懸念される場合に行うのが効果的
である。実施の形態８における初期工程は、実施の形態
１での図１〜１２に至る工程と同じである。ただし、実
施の形態５に対応する図では、サイドウォールスペーサ
と層間絶縁膜８の材質は相互に相違している。
形態５，６，７等において、特にコントロールゲート電
極に対するダメージが懸念される場合に行うのが効果的
である。実施の形態８における初期工程は、実施の形態
１での図１〜１２に至る工程と同じである。ただし、実
施の形態５に対応する図では、サイドウォールスペーサ
と層間絶縁膜８の材質は相互に相違している。
【００９２】図１２の構成を形成した後、図２９に示す
ように、コントロールゲート電極１７の側壁に対して絶
縁膜からなるサイドウォール２７を形成する。次に、コ
ントロールゲート１７およびサイドウォール２７をマス
クにして、下層のフローティングゲート層をエッチング
除去し、フローティングゲート電極１８を形成する。こ
のエッチングによって、上層にコントロールゲート電極
１７、また下層にフローティングゲート電極１８を持つ
ゲート電極が形成される（図３０）。図３０において、
図示が省略された部分にもサイドウォールが形成されて
いる。
ように、コントロールゲート電極１７の側壁に対して絶
縁膜からなるサイドウォール２７を形成する。次に、コ
ントロールゲート１７およびサイドウォール２７をマス
クにして、下層のフローティングゲート層をエッチング
除去し、フローティングゲート電極１８を形成する。こ
のエッチングによって、上層にコントロールゲート電極
１７、また下層にフローティングゲート電極１８を持つ
ゲート電極が形成される（図３０）。図３０において、
図示が省略された部分にもサイドウォールが形成されて
いる。
【００９３】このエッチングにおいて、中央溝部に面し
た側壁に沿ってエッチング残渣である多結晶シリコン残
渣が発生する。実施例５、６、７においては、図３１に
示すように、それぞれ、熱りん酸処理等によるリフトオ
フ、熱酸化処理等による絶縁体化、イオン注入による絶
縁体化を行うが、上記のサイドウォール２７は、これら
の処理中にコントロールゲート電極の保護膜として機能
する。
た側壁に沿ってエッチング残渣である多結晶シリコン残
渣が発生する。実施例５、６、７においては、図３１に
示すように、それぞれ、熱りん酸処理等によるリフトオ
フ、熱酸化処理等による絶縁体化、イオン注入による絶
縁体化を行うが、上記のサイドウォール２７は、これら
の処理中にコントロールゲート電極の保護膜として機能
する。
【００９４】その結果、第１ゲート絶縁膜３、層間絶縁
膜８のみならず、コントロールゲート電極１７にもダメ
ージを与えることなく、ゲート／ゲート間の短絡を防止
するので、不揮発性半導体記憶装置の歩留りを向上させ
ることが可能となる。
膜８のみならず、コントロールゲート電極１７にもダメ
ージを与えることなく、ゲート／ゲート間の短絡を防止
するので、不揮発性半導体記憶装置の歩留りを向上させ
ることが可能となる。
【００９５】（実施の形態９）まず、半導体基板にＬＯ
ＣＯＳ法やトレンチ分離法等により分離絶縁帯を形成し
た後、図３２に示すように、ゲート配線部の位置にフォ
トレジスト５６を形成する。その後、このフォトレジス
トをマスクにして、シリコン基板にイオン注入し活性領
域を形成する。次に図３３に示すように、上記図３２の
構成の上にオーバーコート膜５７を塗布した後、現像ま
たは異方性エッチングによりエッチバックする。その
後、図３４に示すように、サイドスペースを確保して、
図３４に示すようにＬＤＤ（Lightly-Doped-Drain ）層
を形成する。
ＣＯＳ法やトレンチ分離法等により分離絶縁帯を形成し
た後、図３２に示すように、ゲート配線部の位置にフォ
トレジスト５６を形成する。その後、このフォトレジス
トをマスクにして、シリコン基板にイオン注入し活性領
域を形成する。次に図３３に示すように、上記図３２の
構成の上にオーバーコート膜５７を塗布した後、現像ま
たは異方性エッチングによりエッチバックする。その
後、図３４に示すように、サイドスペースを確保して、
図３４に示すようにＬＤＤ（Lightly-Doped-Drain ）層
を形成する。
【００９６】次に、オーバーコート膜５７およびフォト
レジスト５６を除去した後、層間絶縁膜５８となるシリ
コン酸化膜を成膜し、その上にゲート配線部となる部分
に溝を有するフォトレジスト５９を形成する（図３
５）。このフォトレジスト５９をマスクとして上記のシ
リコン酸化膜５８をエッチングする。
レジスト５６を除去した後、層間絶縁膜５８となるシリ
コン酸化膜を成膜し、その上にゲート配線部となる部分
に溝を有するフォトレジスト５９を形成する（図３
５）。このフォトレジスト５９をマスクとして上記のシ
リコン酸化膜５８をエッチングする。
【００９７】このエッチングによって開けられる溝の両
方の側壁の有する角度は、壁が延びる方向に直交する断
面で、溝を上方に広げるように、８５°以上、９０°未
満のテーパ形状であるのが望ましい。すなわち、溝の両
方の壁ともに、壁が延びる方向に直交する断面で、溝が
上に広い形状とするのが望ましい。
方の側壁の有する角度は、壁が延びる方向に直交する断
面で、溝を上方に広げるように、８５°以上、９０°未
満のテーパ形状であるのが望ましい。すなわち、溝の両
方の壁ともに、壁が延びる方向に直交する断面で、溝が
上に広い形状とするのが望ましい。
【００９８】この条件を満足するためには、ＣＨＦ3 や
Ｃ4 Ｆ8 など、対シリコン選択性の高いガスの濃度を高
く、また、エッチング装置のＲＦバイアス電圧を低く設
定してやるとよい。
Ｃ4 Ｆ8 など、対シリコン選択性の高いガスの濃度を高
く、また、エッチング装置のＲＦバイアス電圧を低く設
定してやるとよい。
【００９９】次に、溝の底面に第１ゲート酸化膜５３を
形成した後、多結晶シリコン層またはアモルファスシリ
コンの膜５４を成膜し（図３６）、エッチバック法また
はＣＭＰ法によって、図３７に示すように、溝部にのみ
多結晶シリコン層またはアモルファスシリコン層が残る
ようにする。次に、上記の多結晶シリコンまたはアモル
ファスシリコン層の上に、フローティングゲート電極の
フィン層となる多結晶シリコンまたはアモルファスシリ
コン層を形成し、次いでその上にフォトレジストを設
け、エッチングしてフィン部を完成させてフローティン
グ層とする。
形成した後、多結晶シリコン層またはアモルファスシリ
コンの膜５４を成膜し（図３６）、エッチバック法また
はＣＭＰ法によって、図３７に示すように、溝部にのみ
多結晶シリコン層またはアモルファスシリコン層が残る
ようにする。次に、上記の多結晶シリコンまたはアモル
ファスシリコン層の上に、フローティングゲート電極の
フィン層となる多結晶シリコンまたはアモルファスシリ
コン層を形成し、次いでその上にフォトレジストを設
け、エッチングしてフィン部を完成させてフローティン
グ層とする。
【０１００】図３６の構成からフローティングゲートフ
ィン層が形成される構成に至る、別の方法として、次の
方法を行ってもよい。図３６に示すように、多結晶シリ
コン層またはアモルファスシリコン膜を形成した後、全
面をエッチバックし、次いで、図３８に示すようにフロ
ーティングゲートフィン電極のみを覆うフォトレジスト
６１を形成する。次いで、異方性エッチングを行えば、
図３９に示すように、フローティングゲート層とフィン
層とを同時に形成することが可能である。
ィン層が形成される構成に至る、別の方法として、次の
方法を行ってもよい。図３６に示すように、多結晶シリ
コン層またはアモルファスシリコン膜を形成した後、全
面をエッチバックし、次いで、図３８に示すようにフロ
ーティングゲートフィン電極のみを覆うフォトレジスト
６１を形成する。次いで、異方性エッチングを行えば、
図３９に示すように、フローティングゲート層とフィン
層とを同時に形成することが可能である。
【０１０１】次いで、フローティングゲートフィン層を
形成した後、ＯＮＯ膜６２、多結晶シリコン６３、タン
グステンシリサイド膜６４およびシリコン酸化膜を形成
する。シリコン酸化膜をマスクにして、タングステンシ
リサイド膜６４、多結晶シリコンまたはアモルファスシ
リコン膜、ＯＮＯ膜をエッチングした後、最上層のシリ
コン酸化膜を除去する。次いで、コントロールゲート電
極６７をマスクに、フローティングゲート層を異方性エ
ッチングして、フローティングゲート電極６８を形成す
る（図４０）。
形成した後、ＯＮＯ膜６２、多結晶シリコン６３、タン
グステンシリサイド膜６４およびシリコン酸化膜を形成
する。シリコン酸化膜をマスクにして、タングステンシ
リサイド膜６４、多結晶シリコンまたはアモルファスシ
リコン膜、ＯＮＯ膜をエッチングした後、最上層のシリ
コン酸化膜を除去する。次いで、コントロールゲート電
極６７をマスクに、フローティングゲート層を異方性エ
ッチングして、フローティングゲート電極６８を形成す
る（図４０）。
【０１０２】この異方性エッチングでは、酸化層からな
る溝部側壁は、両側面とも上方に溝の幅を広げるテーパ
がついた形状を有し、エッチングの影になる部分がない
ので多結晶シリコンまたはアモルファスシリコンのエッ
チング残渣が側壁に残ることはない。
る溝部側壁は、両側面とも上方に溝の幅を広げるテーパ
がついた形状を有し、エッチングの影になる部分がない
ので多結晶シリコンまたはアモルファスシリコンのエッ
チング残渣が側壁に残ることはない。
【０１０３】（実施の形態１０）実施の形態１０は、上
記の実施の形態９と同じように絶縁層で囲まれた溝の側
壁は、両側壁とも上方に溝の幅を広げるようなテーパが
ついているが、次の点で、実施の形態９と相違してい
る。すなわち、半導体基板の主表面の活性領域に不純物
を注入する場合に、ゲート幅を確保するために使用する
マスクとして、フォトレジストの代わりにシリコン窒化
膜を使用する形態である。
記の実施の形態９と同じように絶縁層で囲まれた溝の側
壁は、両側壁とも上方に溝の幅を広げるようなテーパが
ついているが、次の点で、実施の形態９と相違してい
る。すなわち、半導体基板の主表面の活性領域に不純物
を注入する場合に、ゲート幅を確保するために使用する
マスクとして、フォトレジストの代わりにシリコン窒化
膜を使用する形態である。
【０１０４】実施の形態１０では、まず、半導体基板の
主表面に分離絶縁帯を形成し、次いで、シリコン窒化膜
７１を成膜した後、その上にゲート配線部に溝を有する
フォトレジストを形成し、このフォトレジストをマスク
として、シリコン窒化膜をドライエッチングする（図４
１）。このエッチングにおいては、ＮＦ3 ガスを含有し
たガスを用いるのがよい。ＮＦ3 ガスを含有したガスを
用いてエッチングすることにより、シリコン窒化膜の側
壁に沿って延びる方向に直交する断面で、上記のシリコ
ン窒化膜の両側壁ともシリコン窒化膜の幅を上方ほど広
げるテーパがついた形状とし、その両側面の水平面とな
す角を、８５°〜９０°とすることができる。
主表面に分離絶縁帯を形成し、次いで、シリコン窒化膜
７１を成膜した後、その上にゲート配線部に溝を有する
フォトレジストを形成し、このフォトレジストをマスク
として、シリコン窒化膜をドライエッチングする（図４
１）。このエッチングにおいては、ＮＦ3 ガスを含有し
たガスを用いるのがよい。ＮＦ3 ガスを含有したガスを
用いてエッチングすることにより、シリコン窒化膜の側
壁に沿って延びる方向に直交する断面で、上記のシリコ
ン窒化膜の両側壁ともシリコン窒化膜の幅を上方ほど広
げるテーパがついた形状とし、その両側面の水平面とな
す角を、８５°〜９０°とすることができる。
【０１０５】次いで、図４１に示すように、この上広の
幅を有するシリコン窒化膜をマスクとして、半導体基板
の主表面に不純物をイオン注入し活性領域を形成する。
次いで、シリコン絶縁膜を成膜し、エッチバックしてゲ
ート電極部のサイドウォールスペーサとし、このサイド
ウォールスペーサをマスクにして、高濃度の不純物を注
入してＬＤＤ構造を形成する（図４２）。
幅を有するシリコン窒化膜をマスクとして、半導体基板
の主表面に不純物をイオン注入し活性領域を形成する。
次いで、シリコン絶縁膜を成膜し、エッチバックしてゲ
ート電極部のサイドウォールスペーサとし、このサイド
ウォールスペーサをマスクにして、高濃度の不純物を注
入してＬＤＤ構造を形成する（図４２）。
【０１０６】次に、図４３に示すように、シリコン酸化
膜７８を形成し、次いでＣＭＰ法によりシリコン窒化膜
が表層に現れるように平坦化する（図４４）。その後、
熱りん酸を用いてシリコン窒化膜をエッチング除去する
と、図４５に示す溝が掘られる。この溝は、上記の上広
のシリコン窒化膜が除去されてできた溝であるから、同
じように、断面は両側面とも上方ほど幅が広くなるテー
パがついた形状となる。したがって、上記の実施の形態
９と同じように、フローティングゲートの異方性エッチ
ングにおいて、エッチングの影になる部分がなく、エッ
チング残渣が溝の側壁に残ることが防止される。
膜７８を形成し、次いでＣＭＰ法によりシリコン窒化膜
が表層に現れるように平坦化する（図４４）。その後、
熱りん酸を用いてシリコン窒化膜をエッチング除去する
と、図４５に示す溝が掘られる。この溝は、上記の上広
のシリコン窒化膜が除去されてできた溝であるから、同
じように、断面は両側面とも上方ほど幅が広くなるテー
パがついた形状となる。したがって、上記の実施の形態
９と同じように、フローティングゲートの異方性エッチ
ングにおいて、エッチングの影になる部分がなく、エッ
チング残渣が溝の側壁に残ることが防止される。
【０１０７】（実施の形態１１）この実施の形態１１
は、不揮発性半導体記憶装置の微細化を実現しながら、
コントロールゲートとフローティングゲートとの高い結
合容量比を確保することが重視される場合に効果的な製
造方法である。この実施の形態１１では、フローティン
グゲート電極とコントロールゲート電極との容量結合部
に垂直方向の容量をつけ加えることにより結合容量を高
め、不揮発性半導体記憶装置の集積度を高めることがで
きる。
は、不揮発性半導体記憶装置の微細化を実現しながら、
コントロールゲートとフローティングゲートとの高い結
合容量比を確保することが重視される場合に効果的な製
造方法である。この実施の形態１１では、フローティン
グゲート電極とコントロールゲート電極との容量結合部
に垂直方向の容量をつけ加えることにより結合容量を高
め、不揮発性半導体記憶装置の集積度を高めることがで
きる。
【０１０８】フローティングゲート下部層１０４を形成
後、フローティングゲートフィン層１０９、ＳｉＮ膜か
らなるハードマスク１０５をＣＶＤ法によって成膜し、
フローティングゲート層１１８の幅を規定するレジスト
をマスクとして、ＳｉＮ膜をＣＦ4 を含むプラズマによ
りエッチングする。その後、ＳｉＮ膜をマスクとしてフ
ローティングゲート層をＣｌ2 とＯ2 を含むプラズマに
よりエッチングしてフローティングゲート電極１１８を
形成する。図４６は、このプラズマエッチングを行った
後の構成を示す図である。
後、フローティングゲートフィン層１０９、ＳｉＮ膜か
らなるハードマスク１０５をＣＶＤ法によって成膜し、
フローティングゲート層１１８の幅を規定するレジスト
をマスクとして、ＳｉＮ膜をＣＦ4 を含むプラズマによ
りエッチングする。その後、ＳｉＮ膜をマスクとしてフ
ローティングゲート層をＣｌ2 とＯ2 を含むプラズマに
よりエッチングしてフローティングゲート電極１１８を
形成する。図４６は、このプラズマエッチングを行った
後の構成を示す図である。
【０１０９】図４６において、ａ部の長さは、フローテ
ィングゲート電極とコントロールゲート電極の結合容量
に関係なく、ＳｉＮ膜をエッチングしたときのリソグラ
フィのアラインメント精度の範囲内で可能な限り短く設
定される。ａ部の寸法については、後述する。
ィングゲート電極とコントロールゲート電極の結合容量
に関係なく、ＳｉＮ膜をエッチングしたときのリソグラ
フィのアラインメント精度の範囲内で可能な限り短く設
定される。ａ部の寸法については、後述する。
【０１１０】その後、ＣＶＤ法によるＴＥＯＳ酸化膜、
またはコーターによるＳＯＧ（Spin-On Glass ）酸化膜
からなる第２層間絶縁膜１２０を第１層間絶縁膜１０８
の上に形成する。実施の形態１におけるフローティング
ゲート電極の形成と同様に、ＣＭＰ処理によりＳｉＮ膜
１０５を露出させ、約１６０℃のＨ3 ＰＯ4 によりＳｉ
Ｎ膜を除去する。
またはコーターによるＳＯＧ（Spin-On Glass ）酸化膜
からなる第２層間絶縁膜１２０を第１層間絶縁膜１０８
の上に形成する。実施の形態１におけるフローティング
ゲート電極の形成と同様に、ＣＭＰ処理によりＳｉＮ膜
１０５を露出させ、約１６０℃のＨ3 ＰＯ4 によりＳｉ
Ｎ膜を除去する。
【０１１１】図４７は、フローティングゲート電極１１
８の上のＳｉＮ膜が除去された構成を示すビット線に直
交する面での断面図である。この後、多結晶シリコン膜
を第１層間絶縁膜の周縁部と第２層間絶縁膜の側壁とに
成膜し、次いで、Ｃｌ2 またはＣｌ2 とＨｅを用いたプ
ラズマによりエッチバックしてフローティングゲートサ
イドウォール１２１を形成する。上記方法により、垂直
方向の配線が自己整合的に形成される。
８の上のＳｉＮ膜が除去された構成を示すビット線に直
交する面での断面図である。この後、多結晶シリコン膜
を第１層間絶縁膜の周縁部と第２層間絶縁膜の側壁とに
成膜し、次いで、Ｃｌ2 またはＣｌ2 とＨｅを用いたプ
ラズマによりエッチバックしてフローティングゲートサ
イドウォール１２１を形成する。上記方法により、垂直
方向の配線が自己整合的に形成される。
【０１１２】図４８は、第２層間絶縁膜１２０の溝部に
面した側面にフローティングゲートサイドウォール１２
１が形成されたビット線に垂直な面の断面図である。フ
ローティングゲートフィン電極１０９とその一部である
サイドウォール１２１の溝部表面には、図４９に示すよ
うに、粗面化処理を施されて第２ゲート絶縁膜と接する
面積を増大させて、容量Ｃ２を増大させてもよく、また
好ましい。また、多結晶シリコンでなく、アモルファス
シリコン膜を成膜して、エッチバックすることによって
形成してもよい。また、アモルファスシリコンからなる
フローティングゲートフィン電極１０９およびその一部
であるサイドウォール１２１は、多結晶シリコンと同様
に、図４９に示すように、第２のゲート絶縁膜と接する
表面側の結晶化を行い、粗面化して容量Ｃ２の増大を図
ってもよく、むしろ好ましい。
面した側面にフローティングゲートサイドウォール１２
１が形成されたビット線に垂直な面の断面図である。フ
ローティングゲートフィン電極１０９とその一部である
サイドウォール１２１の溝部表面には、図４９に示すよ
うに、粗面化処理を施されて第２ゲート絶縁膜と接する
面積を増大させて、容量Ｃ２を増大させてもよく、また
好ましい。また、多結晶シリコンでなく、アモルファス
シリコン膜を成膜して、エッチバックすることによって
形成してもよい。また、アモルファスシリコンからなる
フローティングゲートフィン電極１０９およびその一部
であるサイドウォール１２１は、多結晶シリコンと同様
に、図４９に示すように、第２のゲート絶縁膜と接する
表面側の結晶化を行い、粗面化して容量Ｃ２の増大を図
ってもよく、むしろ好ましい。
【０１１３】図４６に示したａ部の長さは、上記の容量
の増大化により、リソグラフィの精度一杯に短くするこ
とが可能となり、この結果、従来の約０．２５μｍから
０．０５μｍにに減少させることが可能となった。この
ａ部寸法の大幅減少により、不揮発性半導体記憶装置の
大幅な微細化が可能となる。
の増大化により、リソグラフィの精度一杯に短くするこ
とが可能となり、この結果、従来の約０．２５μｍから
０．０５μｍにに減少させることが可能となった。この
ａ部寸法の大幅減少により、不揮発性半導体記憶装置の
大幅な微細化が可能となる。
【０１１４】図４８に示したｂ部の高さは、コントロー
ルゲート電極とフローティングゲート電極との結合容量
よって規定されるものであり、上記した粗面化処理を行
うことにより減少させることが可能となる。この結果、
層間絶縁膜の形成が容易になる。この後、第２ゲート絶
縁膜１１２としてＯＮＯ膜を成膜し、さらに多結晶シリ
コンからなるコントロールゲート下部電極１１３および
タングステンシリサイド膜からなるコントロールゲート
上部電極１１４を成膜しコントロールゲート電極１１７
を形成する（図５０）。
ルゲート電極とフローティングゲート電極との結合容量
よって規定されるものであり、上記した粗面化処理を行
うことにより減少させることが可能となる。この結果、
層間絶縁膜の形成が容易になる。この後、第２ゲート絶
縁膜１１２としてＯＮＯ膜を成膜し、さらに多結晶シリ
コンからなるコントロールゲート下部電極１１３および
タングステンシリサイド膜からなるコントロールゲート
上部電極１１４を成膜しコントロールゲート電極１１７
を形成する（図５０）。
【０１１５】この実施の形態１１に示した第２層間絶縁
膜の側壁に延びた第１ゲートフィン電極サイドウォール
を有する不揮発性半導体記憶装置において、図４７〜図
５０の各々に示す２つの段差（その側壁が、第２層間絶
縁膜、および第１ゲート下部電極が接する絶縁膜である
２つの段差）に、エッチング残渣を残渣ないように、２
つの段差ともにその側壁にエッチングの影となる部分を
形成しないテーパをつける形態は、ゲート間短絡を防止
するために微細化不揮発性半導体記憶装置にとって望ま
しい形態である。
膜の側壁に延びた第１ゲートフィン電極サイドウォール
を有する不揮発性半導体記憶装置において、図４７〜図
５０の各々に示す２つの段差（その側壁が、第２層間絶
縁膜、および第１ゲート下部電極が接する絶縁膜である
２つの段差）に、エッチング残渣を残渣ないように、２
つの段差ともにその側壁にエッチングの影となる部分を
形成しないテーパをつける形態は、ゲート間短絡を防止
するために微細化不揮発性半導体記憶装置にとって望ま
しい形態である。
【０１１６】また、同様に、この実施の形態１１に示し
た第２層間絶縁膜の側壁に延びた第１ゲートフィン電極
サイドウォールを有する不揮発性半導体記憶装置におい
て、上記した段差部に発生したエッチング残渣を（イ）
等方性エッチングにより除去すること、（ロ）等方性エ
ッチングにおいて第２ゲート電極の側壁に保護膜を形成
すること、また（ハ）発生したエッチング残渣を絶縁体
化すること、も同様にゲート間短絡を防止するために微
細化をはかった不揮発性半導体記憶装置にとって望まし
い形態である。
た第２層間絶縁膜の側壁に延びた第１ゲートフィン電極
サイドウォールを有する不揮発性半導体記憶装置におい
て、上記した段差部に発生したエッチング残渣を（イ）
等方性エッチングにより除去すること、（ロ）等方性エ
ッチングにおいて第２ゲート電極の側壁に保護膜を形成
すること、また（ハ）発生したエッチング残渣を絶縁体
化すること、も同様にゲート間短絡を防止するために微
細化をはかった不揮発性半導体記憶装置にとって望まし
い形態である。
【０１１７】（実施の形態１２）実施の形態１２は、フ
ローティングゲートと分離絶縁帯との段差で発生する多
結晶シリコン残渣を抑制する製造方法である。このと
き、図５１に示すように、フローティングゲート電極２
１８の分離絶縁帯の上の部分に設ける溝は、溝の壁面に
沿って延びる方向と直交する断面で、その両方の側面と
も、上方に溝の幅を広げるテーパがついた形状とする。
この結果、図５２に示すように、エッチングの影になる
部分がないのでエッチング時に付着する側壁デポシショ
ン膜もなく、したがって、エッチング残渣が生じること
がない。
ローティングゲートと分離絶縁帯との段差で発生する多
結晶シリコン残渣を抑制する製造方法である。このと
き、図５１に示すように、フローティングゲート電極２
１８の分離絶縁帯の上の部分に設ける溝は、溝の壁面に
沿って延びる方向と直交する断面で、その両方の側面と
も、上方に溝の幅を広げるテーパがついた形状とする。
この結果、図５２に示すように、エッチングの影になる
部分がないのでエッチング時に付着する側壁デポシショ
ン膜もなく、したがって、エッチング残渣が生じること
がない。
【０１１８】フローティングゲート電極２１８を上記の
形状に加工するために使用するガスとしては、Ｃｌ2 と
ＨＢｒとの混合ガス、ＨＢｒとＯ2 との混合ガス、Ｃｌ
2 とＨＢｒとＯ2 との混合ガスのいずれかがよい。
形状に加工するために使用するガスとしては、Ｃｌ2 と
ＨＢｒとの混合ガス、ＨＢｒとＯ2 との混合ガス、Ｃｌ
2 とＨＢｒとＯ2 との混合ガスのいずれかがよい。
【０１１９】上記のように、フローティングゲート層を
エッチングの影になる部分がないようなテーパのついた
形状にすることにより、エッチング残渣を抑制できるの
で、ゲート間短絡を防止することが可能となる。また、
この結果、不揮発性半導体記憶装置の大幅な歩留り向上
を達成することが可能となる。
エッチングの影になる部分がないようなテーパのついた
形状にすることにより、エッチング残渣を抑制できるの
で、ゲート間短絡を防止することが可能となる。また、
この結果、不揮発性半導体記憶装置の大幅な歩留り向上
を達成することが可能となる。
【０１２０】上記した発明の実施の形態はあくまで例示
であって、本発明の範囲は上記の発明の実施の形態に限
定されるものではない。本発明の範囲は、特許請求の範
囲の記載によって画定されるものであり、さらに特許請
求の範囲と均等の意味および範囲内でのすべての変更が
含まれる。
であって、本発明の範囲は上記の発明の実施の形態に限
定されるものではない。本発明の範囲は、特許請求の範
囲の記載によって画定されるものであり、さらに特許請
求の範囲と均等の意味および範囲内でのすべての変更が
含まれる。
【０１２１】
【発明の効果】本発明により、エッチング残渣に起因す
るゲート間短絡を防止することが可能となり、大幅な製
造歩留り向上を達成することが可能となる。また、フロ
ーティングゲートを第２層間絶縁膜の側壁に沿って垂直
方向に伸ばすことにより、平面面積を増大させずに容量
結合比を高くできるので、不揮発性の微細化の実現に貢
献する。さらに、エッチング残渣を残さない上広幅の段
差構造とし、かつ容量結合比を大きくした不揮発性半導
体記憶装置も実用上有用である。
るゲート間短絡を防止することが可能となり、大幅な製
造歩留り向上を達成することが可能となる。また、フロ
ーティングゲートを第２層間絶縁膜の側壁に沿って垂直
方向に伸ばすことにより、平面面積を増大させずに容量
結合比を高くできるので、不揮発性の微細化の実現に貢
献する。さらに、エッチング残渣を残さない上広幅の段
差構造とし、かつ容量結合比を大きくした不揮発性半導
体記憶装置も実用上有用である。
【図１】 半導体基板に分離絶縁帯を設けた構成の斜視
図である。
図である。
【図２】 フローティングゲート（以下、ＦＧと記す）
膜上にレジストを設けた構成の斜視図である。
膜上にレジストを設けた構成の斜視図である。
【図３】 ハードマスクをパターニングした構成の斜視
図である。
図である。
【図４】 ＦＧをパターニングした構成の斜視図であ
る。
る。
【図５】 ＦＧへのサイドウォールスペーサおよび層間
絶縁膜を形成し、ＣＭＰ処理した構成の斜視図である。
絶縁膜を形成し、ＣＭＰ処理した構成の斜視図である。
【図６】 ハードマスクを除去した構成の斜視図であ
る。
る。
【図７】 ＦＧのフィン層を成膜し、その上にレジスト
を形成した構成の斜視図である。
を形成した構成の斜視図である。
【図８】 ＦＧのフィン部をパターニングした構成の斜
視図である。
視図である。
【図９】 第２ゲート絶縁膜、コントロールゲート（以
下、ＣＧと記す）、ハードマスクを成膜した後、レジス
トを形成した構成の斜視図である。
下、ＣＧと記す）、ハードマスクを成膜した後、レジス
トを形成した構成の斜視図である。
【図１０】 レジストによりハードマスクをパターニン
グした構成の斜視図である。
グした構成の斜視図である。
【図１１】 ハードマスクにより第２ゲート絶縁膜まで
パターニングした構成の斜視図である。
パターニングした構成の斜視図である。
【図１２】 図１１で、手前側のＣＧ等を省略した斜視
図である。
図である。
【図１３】 ＣＧ等をマスクにＦＧ領域をエッチングし
た後、等方性エッチングを施しエッチング残渣を除去し
た構成の斜視図である。
た後、等方性エッチングを施しエッチング残渣を除去し
た構成の斜視図である。
【図１４】 選択比に及ぼすガス中ＣＦ４の含有率の影
響を示す図である。
響を示す図である。
【図１５】 ゲート領域のワード線に垂直な面による断
面図である。
面図である。
【図１６】 ＣＧの側壁に保護膜を形成した構成の断面
図である。
図である。
【図１７】 ＦＧをエッチングした構成の断面図であ
る。
る。
【図１８】 ＣＧの側壁にサイドウォールを形成した構
成の断面図である。
成の断面図である。
【図１９】 ＦＧをエッチングした構成の断面図であ
る。
る。
【図２０】 ＣＧおよびＦＧに保護膜を形成した構成の
断面図である。
断面図である。
【図２１】 ＦＧに層間絶縁膜と異なる種類の絶縁膜か
らなるサイドウォールスペーサを設け、ＣＭＰ処理した
構成の斜視図である。
らなるサイドウォールスペーサを設け、ＣＭＰ処理した
構成の斜視図である。
【図２２】 ＦＧをエッチングした構成の斜視図であ
る。
る。
【図２３】 図２２のＸ−Ｘ’を含む垂直面による断面
図である。
図である。
【図２４】 サイドウォールスペーサが除去され、エッ
チング残渣がリフトオフされた構成の斜視図である。
チング残渣がリフトオフされた構成の斜視図である。
【図２５】 図２４のＸ−Ｘ’を含む垂直面による断面
図である。
図である。
【図２６】 エッチング残渣が熱酸化等された構成の斜
視図である。
視図である。
【図２７】 エッチング残渣が酸素等を注入されている
構成の斜視図である。
構成の斜視図である。
【図２８】 酸素等のイオン注入がされたエッチング残
渣を示す斜視図である。
渣を示す斜視図である。
【図２９】 ＣＧの長手方向に沿ってサイドウォールが
形成された構成の斜視図である。
形成された構成の斜視図である。
【図３０】 図２９の構成からＦＧがエッチングされた
構成の斜視図である。
構成の斜視図である。
【図３１】 エッチング残渣が熱酸化処理等された構成
の斜視図である。
の斜視図である。
【図３２】 レジストをマスクに不純物注入中の斜視図
である。
である。
【図３３】 オーバーコートで覆っている斜視図であ
る。
る。
【図３４】 オーバーコートをマスクにＬＤＤを形成中
の斜視図である。
の斜視図である。
【図３５】 層間絶縁膜を形成し、ＬＤＤ領域をフォト
レジストで覆った構成の斜視図である。
レジストで覆った構成の斜視図である。
【図３６】 多結晶シリコン膜を形成した構成の斜視図
である。
である。
【図３７】 ＦＧ下部層を形成した構成の斜視図であ
る。
る。
【図３８】 全面エッチバックされた多結晶シリコン膜
の上にレジストを形成した構成の斜視図である。
の上にレジストを形成した構成の斜視図である。
【図３９】 フィン層を有するＦＧを形成した構成の斜
視図である。
視図である。
【図４０】 ＣＧをマスクにＦＧをエッチングして、残
渣のない溝部を設けた構成の斜視図である。
渣のない溝部を設けた構成の斜視図である。
【図４１】 上広の窒化膜をマスクに不純物を注入中の
斜視図である。
斜視図である。
【図４２】 サイドウォールスペーサをマスクにＬＤＤ
を形成中の斜視図である。
を形成中の斜視図である。
【図４３】 層間絶縁膜となるシリコン酸化膜を形成し
た構成の斜視図である。
た構成の斜視図である。
【図４４】 シリコン酸化膜が平坦化された構成の斜視
図である。
図である。
【図４５】 シリコン窒化膜が除去され両側面が上に開
いた溝部が設けられた構成の斜視図である。
いた溝部が設けられた構成の斜視図である。
【図４６】 実施の形態１１において、短くしたＦＧの
フィン部を示す斜視図である。
フィン部を示す斜視図である。
【図４７】 ＦＧのフィン層を形成した構成の、ビット
線に垂直な面による断面図である。
線に垂直な面による断面図である。
【図４８】 ＦＧの垂直部分を形成した構成の断面図で
ある。
ある。
【図４９】 垂直部分を有するＦＧに粗面化処理が施さ
れた構成の断面図である。
れた構成の断面図である。
【図５０】 垂直部分を有するゲート部の断面図であ
る。
る。
【図５１】 実施の形態１２においてゲート領域に上方
が広いテーパ形状のエッチングが施された構成の斜視図
である。
が広いテーパ形状のエッチングが施された構成の斜視図
である。
【図５２】 実施の形態１０において溝部にエッチング
が施された構成の斜視図である。
が施された構成の斜視図である。
【図５３】 従来法において、ＦＧのエッチング後にエ
ッチング残渣が残った構成の斜視図である。
ッチング残渣が残った構成の斜視図である。
【図５４】 従来法において、ＦＧに垂直段差を生じる
エッチングが施された構成の斜視図である
エッチングが施された構成の斜視図である
【図５５】 従来法において、ＦＧにエッチングが施さ
れた構成の斜視図である。
れた構成の斜視図である。
１ 半導体基板、２ トレンチ分離帯、３ 第１ゲート
絶縁膜、４ フローティングゲート下部層、５ ハード
マスク、６ フォトレジスト、７ フローティングゲー
トサイドウォールスペーサ、８ 層間絶縁膜、９ フロ
ーティングゲートフィン層、１１ フローティングゲー
トフィン部、１２ 第２ゲート絶縁膜、１３ コントロ
ールゲート下部層、１４ コントロールゲート上部層、
１５ ハードマスク、１７ コントロールゲート電極、
１８ フローティングゲート電極、１９ エッチング残
渣、２１ コントロールゲート保護壁、２２ コントロ
ールゲートサイドウォール、２３ 均一化されたゲート
側部酸化膜、２４ 層間絶縁膜と異なるフローティング
ゲートサイドウォールスペーサ、２５ 熱酸化処理等に
より絶縁体化されたエッチング残渣、２６ イオン注入
により絶縁体化されたエッチング残渣、２７ 熱酸化処
理等に対する保護のためのコントロールゲートサイドウ
ォール、５４ 多結晶シリコン膜、５６ フォトレジス
ト、５７ オーバーコート、５８ 酸化膜、５９ フォ
トレジスト、６１ フォトレジスト、６２ 第一ゲート
絶縁膜、６３ 多結晶シリコン膜、６４ タングステン
シリサイド、６７ コントロールゲート電極、６８ フ
ローティングゲート電極、７１シリコン窒化膜、７７
ゲート電極サイドウォールスペーサ、７８ 層間絶縁
膜、１０１ 半導体基板、１０４ フローティングゲー
ト下部層、１０５ ハードマスク、１０８ 層間絶縁
膜、１０９ フローティングゲート上部層、１１２第２
ゲート絶縁膜、１１３ コントロールゲート下部層、１
１４ コントロールゲート上部層、１２１ フローティ
ングゲートフィン電極サイドウォール、２０１ 半導体
基板、２０２ トレンチ分離帯、２１２ 第２ゲート絶
縁膜、２１７ コントロールゲート電極、２１８ フロ
ーティングゲート電極。
絶縁膜、４ フローティングゲート下部層、５ ハード
マスク、６ フォトレジスト、７ フローティングゲー
トサイドウォールスペーサ、８ 層間絶縁膜、９ フロ
ーティングゲートフィン層、１１ フローティングゲー
トフィン部、１２ 第２ゲート絶縁膜、１３ コントロ
ールゲート下部層、１４ コントロールゲート上部層、
１５ ハードマスク、１７ コントロールゲート電極、
１８ フローティングゲート電極、１９ エッチング残
渣、２１ コントロールゲート保護壁、２２ コントロ
ールゲートサイドウォール、２３ 均一化されたゲート
側部酸化膜、２４ 層間絶縁膜と異なるフローティング
ゲートサイドウォールスペーサ、２５ 熱酸化処理等に
より絶縁体化されたエッチング残渣、２６ イオン注入
により絶縁体化されたエッチング残渣、２７ 熱酸化処
理等に対する保護のためのコントロールゲートサイドウ
ォール、５４ 多結晶シリコン膜、５６ フォトレジス
ト、５７ オーバーコート、５８ 酸化膜、５９ フォ
トレジスト、６１ フォトレジスト、６２ 第一ゲート
絶縁膜、６３ 多結晶シリコン膜、６４ タングステン
シリサイド、６７ コントロールゲート電極、６８ フ
ローティングゲート電極、７１シリコン窒化膜、７７
ゲート電極サイドウォールスペーサ、７８ 層間絶縁
膜、１０１ 半導体基板、１０４ フローティングゲー
ト下部層、１０５ ハードマスク、１０８ 層間絶縁
膜、１０９ フローティングゲート上部層、１１２第２
ゲート絶縁膜、１１３ コントロールゲート下部層、１
１４ コントロールゲート上部層、１２１ フローティ
ングゲートフィン電極サイドウォール、２０１ 半導体
基板、２０２ トレンチ分離帯、２１２ 第２ゲート絶
縁膜、２１７ コントロールゲート電極、２１８ フロ
ーティングゲート電極。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/115 (72)発明者 大見 和幸 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 Ｆターム(参考） 4M104 AA00 BB01 CC05 DD12 DD65 GG16 HH20 5F001 AA25 AA31 AA43 AB08 AB09 AD12 AD60 AF25 AG10 5F004 AA09 AA11 DA00 DA01 DA04 DA16 DA17 DA18 DA20 DA22 DA23 DA25 DA26 DA27 DB02 DB07 EA07 EA10 EA12 EA17 EA27 EB02 FA02 5F083 EP02 EP23 EP55 GA09 GA22 GA30 JA32 PR03 PR40
Claims (26)
- 【請求項１】 半導体基板の主表面の上に第１ゲート絶
縁膜を介して第１ゲート層を形成する工程と、 前記第１ゲート層の上に第２ゲート絶縁膜を介して第２
ゲート層を形成する工程と、 レジストをマスクにして、前記第２ゲート層をエッチン
グして第２ゲート電極を形成する工程と、 前記第２ゲート電極をマスクにして、前記第１ゲート層
をエッチングして第１ゲート電極を形成する工程と、 前記第１ゲート層のエッチング後に、前記第１ゲート層
の側壁に接する絶縁膜と前記第１ゲート絶縁膜とによっ
て形成された段差の側壁に残ったエッチング残渣に対し
て等方性エッチングを行って、そのエッチング残渣を除
去する工程とを備える不揮発性半導体記憶装置の製造方
法。 - 【請求項２】 前記等方性エッチングに用いるガスとし
て、ハロゲン元素を含むガスを用いる請求項１に記載の
不揮発性半導体記憶装置の製造方法。 - 【請求項３】 前記等方性エッチングに用いるガスとし
て、Ｃｌ2 ガス、Ｃｌ2 とＮＦ3 との混合ガス、Ｃｌ2
とＯ2 との混合ガス、Vapor ＨＦとＯ2 との混合ガス、
ＣＦ4 とＯ2 との混合ガス、ＣＨＦ3 とＯ2 との混合ガ
ス、ＳＦ6 とＯ2 との混合ガス、ＮＦ3 とＯ2 との混合
ガス、のうちのいずれかを用いる請求項１に記載の不揮
発性半導体記憶装置の製造方法。 - 【請求項４】 前記混合ガス中のＯ2 の代わりに、Ｎ2
Ｏ、ＣＯ2 、Ｏ3 、Ｈ2 Ｏ2 、Ｈ2 Ｏ、のうちのいずれ
かを用いた混合ガスを用いる請求項３に記載の不揮発性
半導体記憶装置の製造方法。 - 【請求項５】 前記混合ガスに、さらに、Ｈｅ、Ｎｅ、
Ａｒ、Ｋｒ、Ｘｅ、Ｎ2 、のうちの少なくとも１種のガ
スを加えた混合ガスを用いる請求項３または４に記載の
不揮発性半導体記憶装置の製造方法。 - 【請求項６】 前記エッチング残渣に対して等方性エッ
チングを行う工程より前に、第２ゲート電極の側壁に保
護膜を形成する工程を、さらに備える請求項１〜５のい
ずれかに記載の不揮発性半導体記憶装置の製造方法。 - 【請求項７】 前記等方性エッチング時に形成されるゲ
ート電極の側壁の酸化膜の厚さを均一にするために、前
記エッチング残渣に対して等方性エッチングを行う工程
より前に、１％以上の濃度のＨ2 Ｏ2 を含む薬液によっ
てウェット処理をする工程を、さらに備える請求項１〜
５のいずれかに記載の不揮発性半導体記憶装置の製造方
法。 - 【請求項８】 半導体基板の主表面の上に第１ゲート絶
縁膜を介して第１ゲート層を形成する工程と、 前記第１ゲート層の上に第２ゲート絶縁膜を介して第２
ゲート層を形成する工程と、 レジストをマスクにして、前記第２ゲート層をエッチン
グして第２ゲート電極を形成する工程と、 前記第２ゲート電極をマスクにして、前記第１ゲート層
をエッチングして第１ゲート電極を形成する工程と、 前記第１ゲート層のエッチング後に、前記第１ゲート層
の側壁に接する絶縁膜と前記第１ゲート絶縁膜とによっ
て形成された段差の側壁に残ったエッチング残渣に対し
て、熱酸化処理または窒化処理を行いエッチング残渣を
絶縁体化する工程を備える不揮発性半導体記憶装置の製
造方法。 - 【請求項９】 前記熱酸化処理または窒化処理を行いエ
ッチング残渣を絶縁体化する工程の代わりに、前記エッ
チング残渣に対してイオン注入により酸素または窒素を
注入してエッチング残渣を絶縁体化する工程を備える請
求項８に記載の不揮発性半導体記憶装置の製造方法。 - 【請求項１０】 半導体基板の主表面の上に第１ゲート
絶縁膜を介して第１ゲート下部層を形成する工程と、 前記第１ゲート下部層とその上に設けた絶縁膜との側壁
に絶縁膜からなるサイドウォールスペーサを形成する工
程と、 前記サイドウォールスペーサに接する、前記サイドウォ
ールスペーサと異なる材質の絶縁膜からなる層間絶縁膜
を形成する工程と、 第１ゲート層の上に第２ゲート絶縁膜を介して第２ゲー
ト層を形成する工程と、 レジストをマスクにして、前記第２ゲート層をエッチン
グして第２ゲート電極を形成する工程と、 前記第２ゲート電極をマスクにして、前記第１ゲート層
をエッチングして第１ゲート電極を形成する工程と、 前記第１ゲート層をエッチングして前記第１ゲート電極
を形成した後に、前記サイドウォールスペーサをウェッ
ト処理して除去することにより、前記サイドウォールス
ペーサと前記第１ゲート絶縁膜によって形成された段差
の側壁に残ったエッチング残渣をリフトオフして除去す
る工程とを備える不揮発性半導体記憶装置の製造方法。 - 【請求項１１】 前記第２ゲート層をエッチングして第
２ゲート電極を形成する工程の後、その第２ゲート電極
をマスクにして前記第１ゲート層をエッチングする工程
より前に、前記第２ゲート電極の側壁に絶縁膜からなる
サイドウォールを形成する工程をさらに備える請求項８
〜１０のいずれかに記載の不揮発性半導体記憶装置の製
造方法。 - 【請求項１２】 半導体基板の主表面のゲート電極を形
成する位置にフォトレジストまたは絶縁膜を形成する工
程と、 前記フォトレジストまたは絶縁膜をマスクにして、不純
物を前記半導体基板に注入して活性領域を形成する工程
と、 前記半導体基板の上に層間絶縁膜を形成する工程と、 前記層間絶縁膜に対してエッチングを行い、ゲート電極
を形成する位置に溝を設け、その溝に沿って延びる方向
に直交する断面で、溝の両側辺の各々に上方に溝の幅を
広げるテーパがつくようにする工程と、 前記溝に沿って第１ゲート電極を形成する工程とを備え
る不揮発性半導体記憶装置の製造方法。 - 【請求項１３】 半導体基板の主表面の上にシリコン窒
化膜を成膜する工程と、 レジストをマスクに、前記シリコン窒化膜をエッチング
してゲート電極を形成する位置に限定して形成し、その
シリコン窒化膜の側壁に沿って延びる方向と直交する断
面で、前記シリコン窒化膜の両側辺の各々に上方にシリ
コン窒化膜の幅を広げるテーパがつくようにする工程
と、 前記シリコン窒化膜をマスクにして、不純物を前記半導
体基板に注入して活性領域を形成する工程と、 前記半導体基板の上に層間絶縁膜を形成する工程と、 前記シリコン窒化膜を除去して溝を設け、前記断面で溝
の両側辺の各々に上方に溝の幅を広げるテーパがつくよ
うにした工程と、 前記溝に沿って第１ゲート電極を形成する工程とを備え
る不揮発性半導体記憶装置の製造方法。 - 【請求項１４】 半導体基板の主表面に分離絶縁帯を設
ける工程と、 前記半導体基板の主表面および前記分離絶縁帯の上に第
１ゲート層を形成する工程と、 前記第１ゲート層の前記分離絶縁帯の上の部分を、Ｃｌ
2 とＨＢｒとの混合ガス、ＨＢｒとＯ2 との混合ガス、
およびＣｌ2 とＨＢｒとＯ2 との混合ガス、のうちのい
ずれかの混合ガスのプラズマにて帯状にエッチングし除
去して溝を設け、その溝に沿って延びる方向と直交する
断面で、溝の両側辺の各々に上方に溝の幅を広げるテー
パがつくようにする工程を備える不揮発性半導体記憶装
置の製造方法。 - 【請求項１５】 半導体基板の主表面の上に、第１ゲー
ト絶縁膜を介して第１ゲート下部層を形成する工程と、 前記第１ゲート下部層の幅を規制する、第１ゲート下部
層より厚い第１層間絶縁膜を形成する工程と、 前記第１層間絶縁膜の上に、第２層間絶縁膜を形成する
工程と、 前記第１ゲート下部層の上に第１ゲートフィン層を設
け、そのフィン部を第１層間絶縁膜の周縁部と第２層間
絶縁膜の側壁とに沿って延ばして、前記第１ゲート下部
層と合わせて第１ゲート層を形成する工程と、 前記第１ゲートフィン層に接する第２ゲート絶縁膜を介
して、第２ゲート層を形成する工程とを備える不揮発性
半導体記憶装置の製造方法。 - 【請求項１６】 結合容量を増大させるために、前記第
１ゲートフィン層の表面を粗面化する工程を、さらに備
える請求項１５に記載の不揮発性半導体記憶装置の製造
方法。 - 【請求項１７】 半導体基板の主表面に設けられた第１
ゲート絶縁膜と、その上に形成された第１ゲート電極
と、 前記第１ゲート電極の上に第２ゲート絶縁膜を介して形
成された第２ゲート電極と、 前記第２ゲート電極の側壁に保護膜とを備えている不揮
発性半導体記憶装置。 - 【請求項１８】 半導体基板の主表面に設けられた第１
ゲート絶縁膜と、その上に形成された第１ゲート電極
と、 前記第１ゲート電極の上に第２ゲート絶縁膜を介して形
成された第２ゲート電極と、 前記第１ゲート電極の側壁に接する絶縁膜と第１ゲート
絶縁膜とが形成する段差側壁に、多結晶シリコンが絶縁
体化されたシリコン化合物を有する不揮発性半導体記憶
装置。 - 【請求項１９】 半導体基板の上に第１ゲート絶縁膜を
介して、第１ゲート層がエッチングされることにより形
成された第１ゲート電極と、 その第１ゲート電極の上に第２ゲート絶縁膜を介して、
第２ゲート層がエッチングされることにより形成された
第２ゲート電極と、 前記第１ゲート電極の側壁が接する絶縁膜と前記第１ゲ
ート絶縁膜とによって形成される角度が、前記第１ゲー
ト電極の側壁に沿って延びる方向に直交する断面で、前
記第１ゲート電極側に対して９０°を超え、前記第１ゲ
ート電極の側壁が接する絶縁膜の両側壁の各々には、前
記第１ゲート電極の幅が上方ほど広くなるようにテーパ
がつけられている不揮発性半導体記憶装置。 - 【請求項２０】 半導体基板に設けられた分離絶縁帯
と、 前記半導体基板と前記分離絶縁帯の上に設けられた第１
ゲート電極とを備え、 前記第１ゲート電極は、前記分離絶縁帯の上で側壁を有
し、その側壁に沿って延びる方向に直交する断面で、そ
の側辺と前記分離絶縁帯表面とのなす角度が、その側壁
が連結している第１ゲート電極側と反対側に対して９０
°を超えている不揮発性半導体記憶装置。 - 【請求項２１】 半導体基板の主表面の上に、第１ゲー
ト絶縁膜を介して形成された第１ゲート下部電極と、 前記第１ゲート下部電極の幅を規制する、第１ゲート下
部電極より厚い第１層間絶縁膜と、 前記第１層間絶縁膜の上に形成された第２層間絶縁膜
と、 前記第１ゲート下部電極の上に設けられた、そのフィン
部が第１層間絶縁膜の周縁部と第２層間絶縁膜の側壁と
に沿って延びている、前記第１ゲート下部電極と合わせ
て第１ゲート電極を形成する第１ゲートフィン電極と、 前記第１ゲートフィン電極の上に、第２ゲート絶縁膜を
介して形成されている第２ゲート電極とを備える不揮発
性半導体記憶装置。 - 【請求項２２】 前記第２ゲート電極の側壁に保護膜が
さらに備えられている請求項２１に記載の不揮発性半導
体記憶装置。 - 【請求項２３】 前記第１ゲート下部電極の側壁が接し
ている絶縁膜と前記第１ゲート絶縁膜とが形成する段
差、または第１層間絶縁膜と第２層間絶縁膜とが形成す
る段差のいずれかの段差の側壁に、さらに、多結晶シリ
コンが絶縁体化されたシリコン化合物を備える請求項２
１または２２に記載の不揮発性半導体記憶装置。 - 【請求項２４】 前記第１ゲート下部電極の側壁が接し
ている絶縁膜の側壁と前記第１ゲート絶縁膜とがなす角
度が、前記第１ゲート下部電極に沿って延びる方向に垂
直な断面で、前記第１ゲート下部電極の側に対して９０
°を超え、前記第１ゲート下部電極の幅が上方ほど広く
なるように、前記第１ゲート下部電極の両側壁が接して
いる絶縁膜の両側の各々の側壁にテーパがついている請
求項２１に記載の不揮発性半導体記憶装置。 - 【請求項２５】 さらに、前記第１層間絶縁膜の上面と
前記第２層間絶縁膜の側壁とが形成する角度が、前記フ
ィン部が接している第１層間絶縁膜の上面側に対して９
０°を超え、前記第１ゲートフィン電極の幅および前記
第２ゲート電極の幅が上方ほど広くなるように、前記第
２層間絶縁膜の両側壁の各々にテーパがついている請求
項２４に記載の不揮発性半導体記憶装置。 - 【請求項２６】 第１ゲートフィン電極のうち、少なく
ともフィン部の表面は粗面化されている請求項２１〜２
５のいずれかに記載の不揮発性半導体記憶装置。
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