JP2005531919A - 集積回路装置およびその製造方法 - Google Patents
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Abstract
Description
ていないので、領域49,51の間に形成されたチャネルとゲート44の間にはいくらか余分な空間があり、領域49,51の間を通過する電流は、ゲート20により近接して拡散したであろう場合より少ない。これは不都合であり、ゲート44に近接する基板12のリセスのため拡散が伝播しなければならない余分な距離の直接的な結果である。またシリサイド領域46がゲート14頂部に形成され、ポリシリコン領域44およびシリサイド領域46の組合せであるゲートを残すために有意な量のゲート14を消費する。
。これはまた、層76の一部86を残すためにARC68上部の層76を除去する効果を持つ。このプロセスの間に、領域72および74は互いにおよびゲート64の下方に向かい拡散する。基板62のリセスは比較的小量であり、拡散プロセスはその小量のリセスを乗り越える際に有効である。窒化物の除去はARC68が除去されるまで継続し、これはまたサイドウォールスペーサ84の高さの減少をもたらして、サイドウォールスペーサ88を残す。サイドウォールスペーサ88は、ARC68の全てが除去されることを確実にするために必要なオーバーエッチングにより、ポリシリコン64よりわずかに低い。サイドウォールスペーサ82に整合される基板62中の比較的大きいリセスは、ARC68のエッチングの間に主として生じる。このエッチングは、ウェットエッチングのそれに優る欠陥性(defectivity )特性のため、好ましくはドライエッチングである。ドライエッチングは、ウェットエッチングが用いられた場合より大きなリセスを基板62中に生じる。しかしながらこの場合、リセスはゲート64にオーバーラップされるソース/ドレイン領域72および74の性能に負の影響を持つであろう領域から有意に除去されるので、相対差は重要でない。
サイドウォールスペーサ122は層間誘電体120を保護しているので、この場合にはウェットエッチングが効果的である。層間誘電体120を保護するサイドウォールスペーサ122なしでのウェットエッチングは、層間誘電体120を分解して記憶素子114およびコントロールゲート118の間の問題をもたらす。本記述の場合はフローティングゲートである記憶素子114、およびコントロールゲート118の間でリークがないことは重要である。サイドウォールスペーサ122の保護により、ウェットエッチングは層間誘電体120を損なわない。この図はまたARC128が除去されて結果として生じるトランジスタ113を示す。
Claims (31)
- 集積回路装置を形成する方法において、
半導体基板を提供する工程と、
第1の頂部と、ほぼ垂直で互いに向かい合う第1のサイドウォールおよび第2のサイドウォールとを有した第1のパターン層を前記半導体基板上に形成する工程と、
第2の頂部と、ほぼ垂直で互いに向かい合い、かつ前記第1のサイドウォールおよび前記第2のサイドウォールとそれぞれほぼ共通の平面にある第3のサイドウォールおよび第4のサイドウォールとを有した第2のパターン層を前記誘電体パターン層上に形成する工程と、
前記第2のパターン層の上方に反射防止膜(ARC)を形成する工程と、
前記第1の頂部および前記第2の頂部の上方、かつ前記第1のサイドウォール、前記第2のサイドウォール、前記第3のサイドウォールおよび前記第4のサイドウォールに近接して、第1の誘電体層を形成する工程と、
前記第1のサイドウォールおよび前記第3のサイドウォールに近接する第1の誘電体領域と、前記第3のサイドウォールおよび前記第4のサイドウォールに隣接する第2の誘電体領域とを形成するために、前記第1の誘電体層の、前記第1の頂部および前記第2の頂部の上方に形成される前記第1の誘電体層の領域を含む部分を除去する工程と、
前記第1の誘電体層の前記部分の除去後に前記ARCを除去する工程と、
前記第1のパターン層および第2のパターン層の下方に、半導体基板内にチャネル領域を形成する工程とを有する前記方法。 - 請求項1に記載の方法において、前記第1のパターン層はゲート誘電体であり前記第2のパターン層はゲート電極である方法。
- 請求項2に記載の方法において、前記ARCの除去以前に半導体基板内に浅いドープ領域を形成する工程を更に有する方法。
- 請求項2に記載の方法において、前記ARCの除去はウェットプロセスである方法。
- 請求項2に記載の方法において、前記ARCの除去はドライプロセスである方法。
- 請求項2に記載の方法において、
前記第1の誘電体領域および前記第2の誘電体領域の上方に第2の誘電体層を形成する工程と、
前記第2の誘電体層の上方に第3の誘電体層を形成する工程と、
前記第1のパターン層および第2のパターン層に隣接する第1および第2のスペーサ部分を形成するために前記第3の誘電体層および第2の誘電体層を異方性エッチングする工程とを更に有する方法。 - 請求項6に記載の方法において、
第3の誘電体層の上方に第4の層を形成する工程と、
前記第3の誘電体層に選択的に前記第4の層を異方性エッチングする工程とを更に有する方法。 - 請求項7に記載の方法において、前記第4の層を異方性エッチングして第3の前記スペーサ部分を形成する工程を有する方法。
- 請求項8に記載の方法において、前記第4の層は酸化物である方法。
- 請求項7に記載の方法において、
前記第1のパターン層の上方にシリサイド領域を形成する工程と、
前記第4の層を異方性エッチングした後かつ前記シリサイドを形成する前に前記第4の層を除去する工程とを更に有する方法。 - 請求項10に記載の方法において、前記第4の層はアモルファスシリコンである方法。
- 請求項6に記載の方法において、前記第2の誘電体層は酸化物であり前記第3の誘電体層は窒化物である方法。
- 請求項1に記載の方法において、前記第1の誘電体領域および前記第2の誘電体領域は、第1の酸化物層と該第1の酸化物層の上方に形成される第1の窒化物層のスタックからなる方法。
- 請求項13に記載の方法において、第2の酸化物層を更に有する方法。
- 請求項1に記載の方法において、ウェットプロセスで前記ARCの前記部分を除去する前に前記第1のおよび第2の誘電体領域を酸化する工程を更に有する前記方法。
- 請求項1に記載の方法において、前記第2のパターン層は不揮発性メモリ装置の電荷記憶層である前記方法。
- 集積回路装置を形成する方法において、
半導体基板を提供する工程と、
前記半導体基板上に誘電体パターン層を形成する工程と、
前記誘電体パターン層の上方に導電体パターン層を形成する工程と、
前記導電体パターン層の上方に反射防止膜(ARC)を形成する工程と、
前記誘電体パターン層および前記導電体パターン層の上方に第1の誘電体層を形成する工程と、
前記第1の誘電体層の上方に第2の誘電体層を形成する工程と、
前記第2の誘電体層の上方に第1の層を形成する工程と、
前記誘電体パターン層および前記導電体パターン層に近接する第1のパターン層を形成するために前記第1の層の部分を除去する工程と、
前記第1のパターン層に近接する第1の誘電体領域を形成するために前記第2の誘電体の部分を除去する工程と、
前記第1の誘電体領域に近接する第2の誘電体領域を形成するために前記第1の誘電体の部分を除去する工程と、
前記第1の誘電体層の部分の除去後に前記ARCを除去する工程とを有する前記方法。 - 請求項17に記載の方法において、
前記第1の層上に第2の層を形成する工程と、
前記第1のパターン層に隣接する前記第2の層の第1のパターン部分を形成するために前記第1の層に選択的に第2の層の部分を除去する工程とを更に有する前記方法。 - 請求項18に記載の方法において、前記ARCの除去はドライプロセスである前記方法。
- 請求項18に記載の方法において、前記第2の層は酸化物、前記第1の層は窒化物、前記第2の誘電体層は酸化物、および前記第1の誘電体層は酸化物である前記方法。
- 請求項20に記載の方法において、アモルファスシリコンである前記第2の層の前記部分
を除去する工程を更に有する前記方法。 - 請求項17に記載の方法において、前記第1の誘電体層は酸化物、前記第2の誘電体層は窒化物、および前記第1の層は酸化物である前記方法。
- 請求項22に記載の方法において、前記ARCの除去はウェットプロセスである前記方法。
- 集積回路装置を形成する方法において、
第1の部分および第2の部分を持つ半導体基板を提供する工程と、
前記半導体基板の前記第1の部分上に形成されるゲート誘電体と、前記ゲート誘電体上に形成されるゲート電極とを有するゲートスタックを形成する工程と、
前記ゲートスタックの上方に第1のパターン反射防止膜(ARC)を形成する工程と、
前記半導体基板の前記第2の部分の上方に形成される電荷記憶層と、前記電荷記憶層の上方に形成される第1の誘電体層とを有する不揮発性メモリスタックを形成する工程と、
前記不揮発性メモリスタックの上方に第2のパターンARCを形成する工程と、
前記ゲートスタックおよび前記不揮発性メモリスタックの上方に第2の誘電体層を形成する工程と、
前記ゲートスタックおよび前記不揮発性メモリスタックに隣接する第1のスペーサを形成するために前記第2の誘電体層の部分を除去する工程と、
前記第2の誘電体層の部分の除去後に前記第1のパターンARCおよび前記第2のパターンARCを除去する工程と、
前記ゲートスタックの下方に第1のチャネルを形成する工程と、
前記不揮発性メモリスタックの下方に第2のチャネルを形成する工程とを有する方法。 - 請求項24に記載の方法において、
第1のスペーサ上に第3の誘電体層を形成する工程と、
前記第3の誘電体層上に第4の誘電体層を形成する工程と、
前記第1のスペーサに隣接する第2のスペーサを形成するために前記第3の誘電体層の部分を除去する工程と、
前記第2のスペーサに近接する第3のスペーサを形成するために前記第4の誘電体層の部分を除去する工程とを更に有する方法。 - 請求項25に記載の方法において、第3の誘電体層形成および第4の誘電体層形成以前に前記第1のパターンARCおよび前記第2のパターンARCを除去する工程を有する方法。
- 請求項26に記載の方法において、第1のスペーサを形成するのに先立ち前記第2の誘電体層は高密度化され、前記第1のパターンARCおよび前記第2のパターンARC除去はウェットプロセスである方法。
- 請求項27に記載の方法において、前記第2の誘電体層は酸化物、前記第3の誘電体層は酸化物、および前記第4の誘電体層は窒化物である方法。
- 集積回路装置において、
半導体基板と、
前記半導体基板上に形成される誘電体パターン層と、前記誘電体パターン層上に形成される伝導体パターン層と、第1のサイドウォールと、前記第1のサイドウォールに隣接する第2のサイドウォールとを有するスタックと、
前記半導体基板内にあり前記第1のサイドウォールに隣接する第1の電極領域と、
前記半導体基板内にあり前記第2のサイドウォールに隣接する第2の電極領域と、
前記第1の電極領域および前記第2の電極領域の間にあり前記スタックの下方にあるチャネル領域と、
前記第1のサイドウォールおよび前記第2のサイドウォールに近接する、第1の高さを持つ酸化物スペーサと、
前記第1の酸化物スペーサに隣接し、および前記第1の高さよりも低い第2の高さを持つ窒化物スペーサとを有する前記集積回路。 - 集積回路装置において、
頂部表面を持つ半導体基板と、
前記半導体基板上に形成され、第1の層と、前記第1の層上に形成される第2の層と、第1のサイドウォールと、前記第1のサイドウォールと向かい合う第2のサイドウォールとを有するスタックと、
前記半導体基板の前記頂部表面の第1の部分はその下にあり、第2の部分は前記スタックの下にあり、前記第1の部分は前記第2の部分と事実上共通平面にある、前記第1のサイドウォールおよび前記第2のサイドウォールが近接するスペーサと、
前記半導体基板内で前記第1のサイドウォールに隣接する第1のドープ領域と、
前記半導体基板内で前記第2のサイドウォールに隣接する第2のドープ領域と、
前記第1のドープ領域および第2のドープ領域の間かつ前記半導体基板内にあるチャネル領域とを有する前記集積回路装置。 - 請求項30に記載の集積回路装置において、前記第1のドープ領域の第1の部分および前記第2のドープ領域の第2の部分は前記誘電体の下方にある前記集積回路装置。
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