KR20010108988A - 플래쉬 메모리 소자의 제조방법 - Google Patents
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Abstract
본 발명은 하드마스크막을 이용하여 컨트롤 게이트용 텅스텐 실리사이드의 손상을 방지하는 플래쉬 메모리 소자의 제조 방법을 개시한다. 개시된 본 발명은 셀 영역 및 주변 영역을 갖는 반도체 기판을 제공하는 단계; 상기 반도체 기판의 전면 상에 터널 산화막과 플로팅 게이트용 폴리실리콘막을 순차적으로 형성하는 단계; 셀 영역에만 잔류되도록, 상기 폴리실리콘막 및 터널 산화막을 패터닝하는 단계; 상기 결과물의 전면상에 게이트 절연막, 컨트롤 게이트용 텅스텐 실리사이드막, 및 하드 마스크막을 순차적으로 형성하는 단계; 상기 하드마스크막 상에 식각 장벽 패턴을 형성하는 단계; 상기 식각 장벽 패턴을 이용하여 상기 하드 마스크막을 식각하는 단계; 상기 식각 장벽 패턴을 제거하는 단계; 상기 식각된 하드 마스크막을 이용하여 상기 텅스텐 실리사이드막 및 게이트 절연막을 식각하여 컨트롤 게이트를 형성하는 단계; 상기 셀 영역의 폴리실리콘막 및 터널 산화막을 식각하여 플로팅 게이트를 형성하는 단계; 및 상기 하드 마스크막을 제거하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
Description
본 발명은 플래쉬 메모리 소자의 제조방법에 관한 것으로, 특히, 그 제조과정에서 컨트롤 게이트의 손상이 초래되는 것을 방지할 수 있는 플래쉬 메모리 소자 제조방법에 관한 것이다.
주지된 바와 같이, 플레쉬 메모리 소자는 프로그래밍 및 소거 특성을 구비한 이피롬(EPROM)과 전기적으로 프로그래밍 및 소거특성을 확보하는 이이피롬 (EEPROM)의 장점을 살려 제조된 소자이다. 이러한 플레쉬 메모리 소자는 일반적으로 한 개의 트랜지스터로서 한 비트의 저장상태를 실현하며 전기적으로 프로그래밍과 소거를 수행한다. 이와 같은 특성을 갖는 플래쉬 메모리 소자는, 실리콘 기판상에 형성된 박막의 터널산화막과, 절연막의 개재하에 적층된 플로팅 게이트 및 컨트롤 게이트를 포함하여 이루어진다.
도 1a 내지 도 1d는 종래 기술에 따른 플래쉬 메모리 소자의 제조방법을 설명하기 위한 각 공정별 단면도로서, 이를 설명하면 다음과 같다.
먼저, 도 1a에 도시된 바와같이, 셀영역(1) 및 주변영역(2)이 한정된 반도체 기판(10) 상에 터널 산화막(12)과 플로팅 게이트용 폴리 실리콘막(13)을 순차적으로 형성하고, 그런다음, 셀 영역(1) 상에만 잔류되도록, 상기 폴리실리콘막(13)과 터널 산화막(12)을 패터닝한다.
그 다음으로 도 1b에 도시된 바와같이, 상기 패터닝된 폴리실리콘막(13)을 포함한 반도체 기판(10)의 전면 상에 ONO막(14)과 컨트롤 게이트용 텅스텐 실리사이드막 (15) 및 하드 마스크막(16)을 차례로 형성한 후, 상기 하드 마스크막(16) 상에 공지의 방법으로 컨트롤 게이트 형성 영역을 한정하는 제1 감광막 패턴(17)을 형성한다.
다음으로, 상기 제1 감광막 패턴(17)을 마스크로 해서, 도 1c에 도시된 바와 같이, 하드 마스크막(16), 텅스텐 실리사이드막(15) 및 ONO막(14)을 플라즈마 식각하여 상기 반도체 기판(10)의 셀 영역(1) 및 주변영역(2) 상에 각각 컨트롤 게이트 (15a)를 형성한다. 그런다음, 상기 제1 감광막 패턴을 제거한다.
그 다음, 도 1d에 도시된 바와 같이, 상기 결과물 상에 공지된 방법으로 주변영역(2)을 덮는 제2 감광막 패턴(18)을 형성하고, 그런다음, 공지의 후속 공정, 예컨데, 자기정렬식각(Self- Align Etch) 공정을 통해 소오스/드레인 형성 영역 상에 형성되어진 폴리실리콘막 부분을 플라즈마 식각하여, 셀 영역(1)에 폴리실리콘막으로 이루어진 플로팅 게이트(13a)를 형성함과 동시에, 반도체 기판(10)의 소오스/드레인 형성 영역을 노출시킨다. 여기서, 상기 자기정렬식각 공정시에는 셀 영역(1)의 하드 마스크막과 주변영역의 감광막 패턴을 식각 마스크로 하여 수행한다.
이후, 도시되지는 않았으나, 공지된 후속 공정을 수행하여 플래쉬 메모리 소자를 제조한다.
그러나, 상기와 같은 종래의 플래쉬 메모리 소자의 제조방법은 다음과 같은 문제점을 갖는다.
먼저, 컨트롤 게이트(15a)를 형성하기 위해서, 제1 감광막(17) 패턴을 마스크로 하여 상기 하드 마스크막(16), 텅스텐 실리사이드막(15) 및 ONO막(14)을 플라즈마 식각하면, 셀 영역(1)과 주변영역(2) 사이의 단차에 기인하여, 도 1b에 도시된 바와같이, 상기 셀 영역(1)에 형성된 하드 마스크막(16a) 부분에 손실이 발생된다. 그런데, 이러한 손상된 하드 마스크막을 식각장벽으로 사용하여 후속의 자기정렬식각 공정을 수행하게 되면, 상기 컨트롤 게이트 재료인 텅스텐 실리사이드막(15a)의 손실이 초래되므로, 결국 플래쉬 메모리 소자의 특성이 저하됨은 물론, 오 동작이 유발된다.
한편, 감광막의 두께를 높임으로써 컨트롤 게이트 형성을 위한 플라즈마 식각시, 하드마스크막(16)의 손실을 방지할 수 있지만, 이러한 방법은 공정상의 또 다른 어려움을 초래하므로, 실질적으로 그 적용이 곤란하다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로, 컨트롤 게이트 형성을 위한 식각 공정에서 발생되는 하드마스크막의 손실을 억제시킴으로써, 후속 공정에서 컨트롤 게이트가 손상되는 것을 방지할 수 있는 플래쉬 메모리 소자의 제조 방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1d는 종래의 플래쉬 메모리 소자의 제조방법을 설명하기 위한 각 공정별 단면도.
도 2a 내지 도 2e는 본 발명의 플래쉬 메모리 소자의 제조방법을 설명하기 위한 각 공정별 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
20 : 반도체 기판 21 : 터널 산화막
22 : 폴리 실리콘막 23 : ONO막
24 : 텅스텐 실리사이드막 25 : GaN막
26 : TiN막 27 : 감광막 패턴
상기와 같은 목적을 달성하기 위한, 본 발명의 플래쉬 메모리 소자의 제조방법은, 셀 영역 및 주변 영역을 갖는 반도체 기판을 제공하는 단계; 상기 반도체 기판의 전면 상에 터널 산화막과 플로팅 게이트용 폴리실리콘막을 순차적으로 형성하는 단계; 셀 영역에만 잔류되도록, 상기 폴리실리콘막 및 터널 산화막을 패터닝하는 단계; 상기 결과물의 전면상에 게이트 절연막, 컨트롤 게이트용 텅스텐 실리사이드막, 및 하드 마스크막을 순차적으로 형성하는 단계; 상기 하드마스크막 상에 식각 장벽 패턴을 형성하는 단계; 상기 식각 장벽 패턴을 이용하여 상기 하드 마스크막을 식각하는 단계; 상기 식각 장벽 패턴을 제거하는 단계; 상기 식각된 하드 마스크막을 이용하여 상기 텅스텐 실리사이드막 및 게이트 절연막을 식각하여 컨트롤 게이트를 형성하는 단계; 상기 셀 영역의 폴리실리콘막 및 터널 산화막을 식각하여 플로팅 게이트를 형성하는 단계; 및 상기 하드 마스크막을 제거하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
상기 식각 장벽 패턴은 바람직하게 TiN막으로 형성하고, 하드 마스크막은 GaN막으로 형성하며, 게이트 절연막은 ONO막으로 형성한다.
상기 하드 마스크막의 식각은 습식식각 공정으로 진행하는데, KOH - 전해용액에서 수행하며, 그리고 비등방성 식각 특성을 갖도록 수행한다.
(실시예)
이하 첨부한 도면을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 플래쉬 메모리 소자의 제조방법을 설명하기 위한 각 공정별 단면도이다.
도 2a를 참조하면, 셀 영역(1)과 주변영역(2)을 갖는 반도체 기판(20) 상에 박막의 터널 산화막(21)과 플로팅 게이트용 폴리 실리콘막(22)을 순차적으로 형성 하고, 셀 영역(1)에만 잔류되도록 상기 폴리 실리콘막(22)과 터널 산화막(21)을 패터닝한다.
그 다음으로 도 2b를 참조하면, 상기 패터닝된 폴리 실리콘막(22)을 포함한 반도체 기판(20)의 전면 상에 게이트 절연막용 ONO막(23), 컨트롤 게이트용 텅스텐 실리사이드막(24 ) 및 하드 마스크용 GaN막(25)을 순차적으로 형성한다. 그리고나서, 상기 GaN막(25) 상에 컨트롤 게이트 형성 영역을 한정하는 TiN막 패턴(26)을 형성한다. 여기서, 상기 TiN막 패턴(26)은 상기 GaN막(25)의 식각 공정에서 사용될식각 장벽용 패턴이다.
도 2c를 참조하면, 상기 TiN막 패턴(26)을 식각 장벽으로 하여 상기 GaN막 (25)을 식각한다. 이 때 상기 식각된 GaN막(25a)에 대한 식각은 습식식각 공정이고, 바람직하게 KOH - 전해용액에서 수행하며, 특히 비등방성 식각 특성을 얻도록 수행한다. 여기서, 상기 GaN막(25a)은 TiN막 패턴(26)을 마스크로 하는 습식식각 공정을 통해 식각되므로, 그 식각시에 상기 TiN막 패턴(26)이 식각 장벽으로 작용하여 표면 손상이 발생되지 않는다.
다음으로 상기 TiN막 패턴(26)을 제거한 상태에서 자기정렬식각 공정을 두 단계의 과정으로 수행하는데, 도 2d를 참조하면 먼저, 제1 단계 자기정렬식각 공정으로 상기 텅스텐 실리사이드막(24)과 ONO막(23)을 식각함으로써, 컨트롤 게이트(A)를 형성한다. 이 때 상기 제1 단계 자기정렬식각 공정은 하드 마스크막(25a)을 식각 장벽으로 한다.
그런다음 도 2e를 참조하면, 상기 주변영역(2)에만 공지된 방법으로 감광막 패턴(27)을 형성한다. 그리고나서, 셀 영역(1)은 하드 마스크막(25a), 주변영역(2)은 감광막 패턴(27)을 식각 장벽으로 하여 제2 단계 자기정렬식각 공정을 수행함으로써 셀 영역(1)상의 소스/드레인 영역의 폴리실리콘막(22)과 터널산화막(21)을 차례로 식각하여 플로팅 게이트(B)를 형성함과 동시에, 셀영역(1)의 소스/드레인 영역을 노출 시킨다.
여기서, 상기 컨트롤 게이트용 텅스텐 실리사이드막(24)에 대한 식각은 상기 GaN막(25a)을 식각장벽으로 이용하게 되는데, 하드마스크막으로 사용되는GaN막(25a)에는 그 표면 손실이 없는바, 식각시 상기 텅스텐 실리사이드막(24)에서의 손실도 억제된다. 따라서 컨트롤 게이트(A)의 손상에 기인된 플래쉬 메모리 소자의 특성 저하 및 오동작의 초래가 방지된다.
이후, 도시 되지는 않았으나, 공지된 후속 공정을 수행하여 플래쉬 메모리 소자를 제조한다.
이상에서와 같이, 본 발명의 플래쉬 메모리 소자의 제조방법은 하드 마스크용막으로서는 GaN막을, 그리고 식각장벽막으로서는 TiN막을 이용하며, 특히, 상기 GaN막에 대한 식각을 습식 식각으로 수행하는 것에 의해 상기 GaN막의 표면 손실을 억제시킴으로써, 이러한 GaN막을 식각장벽으로 하는 공지된 후속 공정에서 컨트롤 게이트용 텅스텐 실리사이드막의 손상이 초래되는 것을 방지할 수 있다. 따라서, 플래쉬 메모리 소자의 특성 저하를 방지할 수 있으며, 아울러, 그 제조수율의 향상을 얻을 수 있다.
한편, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시 할 수 있다.
Claims (4)
- 셀 영역 및 주변 영역을 갖는 반도체 기판을 제공하는 단계;상기 반도체 기판의 전면 상에 터널 산화막과 플로팅 게이트용 폴리실리콘막을 순차적으로 형성하는 단계;셀 영역에만 잔류되도록, 상기 폴리실리콘막 및 터널 산화막을 패터닝하는 단계;상기 결과물의 전면상에 게이트 절연막, 컨트롤 게이트용 텅스텐 실리사이드막, 및 하드 마스크막을 순차적으로 형성하는 단계;상기 하드마스크막 상에 식각 장벽 패턴을 형성하는 단계;상기 식각 장벽 패턴을 이용하여 상기 하드 마스크막을 식각하는 단계;상기 식각 장벽 패턴을 제거하는 단계;상기 식각된 하드 마스크막을 이용하여 상기 텅스텐 실리사이드막 및 게이트 절연막을 식각하여 컨트롤 게이트를 형성하는 단계;상기 셀 영역의 폴리실리콘막 및 터널 산화막을 식각하여 플로팅 게이트를 형성하는 단계; 및상기 하드 마스크막을 제거하는 단계를 포함하여 이루어지는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
- 제 1항에 있어서, 상기 식각 장벽 패턴은 바람직하게 TiN막으로 형성하고,하드 마스크막은 GaN막으로 형성하며, 게이트 절연막은 ONO막으로 형성하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
- 제 1항에 있어서, 상기 하드 마스크막의 식각은 습식식각 공정으로 진행하는 것을 특징으로 하는 플래쉬 메모리 소자의 재조방법.
- 제 3항에 있어서, 상기 습식식각은 KOH - 전해용액에서 수행하며, 그리고 비등방성 식각 특성을 갖도록 수행하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
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KR100480894B1 (ko) * | 2002-11-11 | 2005-04-07 | 매그나칩 반도체 유한회사 | 복합 반도체 장치의 제조방법 |
US7919369B2 (en) | 2007-04-25 | 2011-04-05 | Hynix Semiconductor Inc. | Method of fabricating a flash memory device |
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