KR20030049356A - 반도체 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 플래시 메모리 셀과 주변 소자를 동시에 형성하는 공정에 있어서, 셀 영역 형성되는 제 1 전도체막, 유전체막, 제 2 및 제 3 전도체막의 적층 구조를 주변 소자 영역에도 동일하게 형성하되, 주변 소자 영역에 게이트 전극이 형성될 영역의 유전체막이 제거된 상태로 형성하고, 한번의 식각 공정으로 주변 소자 영역의 게이트 전극과 셀 영역의 컨트롤 게이트 및 플로팅 게이트를 형성함으로써, 컨트롤 게이트의 측벽에 식각 손상이 발생되는 것을 방지하고, 양쪽 영역을 동일한 조건에서 식각하여 폴리 잔류물의 발생이나 게이트 식각 손상에 대한 공정 마진을 확보할 수 있어 공정의 단계를 줄이면서 공정의 신뢰성 및 소자의 전기적 특성을 향상시킬 수 있는 반도체 소자의 제조 방법이 개시된다.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히, 플래시 메모리 셀과 주변 회로 영역의 트랜지스터를 형성하는 과정에서 폴리실리콘의 잔류물이 발생되는 것을 방지하고, 컨트롤 게이트의 측벽에 식각 손상이 발생되는 것을 방지할 수 있는 플래시 메모리 셀 제조 방법에 관한 것이다.
플래시 메모리 셀은 터널 산화막, 제 1 폴리실리콘층으로 이루어진 플로팅 게이트, 유전체막, 제 2 폴리실리콘층으로 이루어진 컨트롤 게이트, 및 텅스텐 실리사이드층이 적층된 구조로 이루어지며, 터널 산화막의 양측에는 소오스 및 드레인이 구비된다.
상기의 구조로 이루어진 플래시 메모리 셀은 수 차례의 증착 공정과 식각 공정을 통해 형성되며, 이러한 공정들은 주변 소자 영역에도 동일하게 실시되어 주변 소자 영역에 트랜지스터가 제조된다.
이하, 첨부된 도면을 참조하여 종래 기술에 따른 반도체 소자의 제조 방법을설명하기로 한다.
도 1a 내지 도 1f는 종래 기술에 따른 반도체 소자의 제조 방법을 설명하기 위한 소자의 단면도이다.
도 1a를 참조하면, 셀 영역과 주변 소자 영역으로 나뉘어진 반도체 기판(11)의 소자 분리 영역에 소자 분리막(도시되지 않음)을 형성한 후 전체 상부에 제 1 산화막(12) 및 제 1 전도체막(13)을 순차적으로 형성한다.
셀 영역에 형성된 제 1 산화막(12)은 플래시 메모리 셀의 터널 산화막을 형성하기 위한 산화막이며, 제 1 전도체막(13)은 플래시 메모리 셀의 플로팅 게이트를 형성하기 위한 전도체막으로써, 폴리실리콘층으로 형성된다.
도 1b를 참조하면, 전체 상부에 유전체막(14)을 형성한다.
도 1c를 참조하면, 주변 소자 영역의 유전체막(14), 제 1 전도체막(13) 및 제 1 산화막(12)을 제거한 후 소자 분리 영역에 제 2 산화막(15)을 형성한다.
제 2 산화막(15)은 주변 소자 영역에 형성되는 트랜지스터의 게이트 산화막을 형성하기 위한 산화막이며, 트랜지스터에 인가되는 전압에 따라서, 고전압에서 동작하는 트랜지스터의 산화막은 저전압에서 동작하는 트랜지스터의 산화막보다 두껍게 형성된다.
도 1d를 참조하면, 전체 상부에 제 2 전도체막(16), 제 3 전도체막(17), 반사 방지막(18)을 순차적으로 형성한 후 게이트 마스크 패턴(19)을 형성한다.
셀 영역에 형성된 제 2 및 제 3 전도체막(16 및 17)은 플래시 메모리 셀의 컨트롤 게이트를 형성하기 위한 전도체막이며, 주변 소자 영역에 형성된 제 2 및제 3 전도체막(16 및 17)은 트랜지스터의 게이트 전극을 형성하기 위한 전도체막이다. 제 2 전도체막(16)은 폴리실리콘층으로 형성되며, 제 3 전도체막(17)은 실리사이드층으로 형성된다. 반사 방지막(18)은 하부층의 패터닝 특성을 향상시키기 위하여 실리콘 산화질화막이나 질화막으로 형성된다.
게이트 마스크 패턴(19)은 포토레지스트나 하드 마스크로 형성된다. 이때, 셀 영역에 형성된 게이트 마스크 패턴(19)에 의해 플래시 메모리 셀의 워드 라인 패턴이 결정되며, 주변 소자 영역에 형성된 게이트 마스크 패턴(19)에 의해 트랜지스터의 게이트 패턴이 결정된다.
도 1e를 참조하면, 게이트 마스크 패턴(19)을 식각 마스크로 이용한 식각 공정으로 셀 영역의 반사 방지막(18), 제 3 전도체막(17), 제 2 전도체막(16) 및 유전체막(14)을 패터닝함과 동시에, 주변 소자 영역의 반사 방지막(18), 제 3 및 제 2 전도체막(17 및 16)을 패터닝한다. 이후, 세정 공정을 실시한다.
이로써, 셀 영역에는 제 3 및 제 2 전도체막(17 및 16)으로 이루어진 컨트롤 게이트가 형성되고, 주변 소자 영역에는 제 3 및 제 2 전도체막(17 및 16)으로 이루어진 게이트 전극이 형성된다.
도 1f를 참조하면, 주변 소자 영역에 포토레지스트 패턴(20)을 형성하여 셀 영역만 개방시킨다.
도 1g를 참조하면, 셀 영역에 형성된 게이트 마스크 패턴(19)을 식각 마스크로 하는 자기 정렬 식각 공정으로 제 1 전도체막(13) 및 터널 산화막(12)의 식각한다. 이때, 게이트 마스크 패턴(19)은 제거되고, 제 1 전도체막(13)으로 이루어진플로팅 게이트가 형성된다. 이후, 주변 소자 영역의 포토레지스트 패턴(20)을 제거하고, 이온 주입 공정을 통해 제 1 산화막(12) 및 제 2 산화막(15)의 양측에 소오스 및 드레인(21a 및 21b)을 형성한다.
이로써, 셀 영역에는 플래시 메모리 셀이 제조되고, 주변 소자 영역에는 트랜지스터가 제조된다.
상기에서 서술한 종래의 제조 방법에는 2가지 문제점이 있다.
첫 번째로, 도 1e에서와 같이, 제 3 및 제 2 전도체막(17 및 16)을 식각하여 컨트롤 게이트를 형성하는 공정에서 제 1 전도체막(13)의 단차에 의하여, 도 2에 도시한 바와 같이, 폴리 잔류물(Poly residue)이 발생되어 소자의 신뢰성이나 수율을 감소시킨다. 이러한 폴리 잔류물을 제거하기 위하여 목표 식각 두께를 증가시키면, 도 3에 도시한 바와 같이, 주변 소자 영역에서 저전압 소자의 산화막에 식각 손상이 발생되어 소자의 전기적 특성을 저하시킨다.
두 번째로, 컨트롤 게이트 식각 시 발생하는 보호막(도시되지 않음)이 세정 공정을 실시하는 과정에서 제거되므로, 플로팅 게이트를 형성하기 위한 자기 정렬 식각 공정을 실시하는 과정에서, 도 4에 도시한 바와 같이, 컨트롤 게이트인 제 2 및 제 3 전도체막(16 및 17)의 측벽에 식각 손상이 발생된다. 제 2 및 제 3 전도체막(16 및 17)의 측벽이 식각 되면, 유전체막(14)의 상부 가장 자리가 노출되고, 이후 소오스 및 드레인을 형성하기 위한 이온 주입 공정 시 유전체막(14)의 노출된 상부 표면이 손상되어 소자의 전기적 특성을 저하시킨다.
따라서, 본 발명은 상기의 문제점을 해결하기 위하여 셀 영역 형성되는 제 1 전도체막, 유전체막, 제 2 및 제 3 전도체막의 적층 구조를 주변 소자 영역에도 동일하게 형성하되, 주변 소자 영역에 게이트 전극이 형성될 영역의 유전체막이 제거된 상태로 형성하고, 한번의 식각 공정으로 주변 소자 영역의 게이트 전극과 셀 영역의 컨트롤 게이트 및 플로팅 게이트를 형성함으로써, 컨트롤 게이트의 측벽에 식각 손상이 발생되는 것을 방지하고, 양쪽 영역을 동일한 조건에서 식각하여 폴리 잔류물 발생이나 게이트 식각 손상에 대한 공정 마진을 확보할 수 있어 공정의 단계를 줄이면서 공정의 신뢰성 및 소자의 전기적 특성을 향상시킬 수 있는 반도체 소자의 제조 방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1h는 종래 기술에 따른 반도체 소자의 제조 방법을 설명하기 위한 소자의 단면도.
도 2는 폴리 잔류물이 발생된 상태를 보여주는 평면 사진.
도 3은 산화막에 식각 손상이 발생된 상태를 보여주는 평면 사진.
도 4는 컨트롤 게이트의 측벽에 식각 손상이 발생된 상태를 보여주는 단면 사진.
도 5a 내지 도 5f는 본 발명에 따른 반도체 소자의 제조 방법을 설명하기 위한 소자의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
11, 51 : 반도체 기판12, 52a : 제 1 산화막
13, 53 : 제 1 전도체막14, 54 : 유전체막
15, 52b : 제 2 산화막16 , 55: 제 2 전도체막
17, 56 : 제 3 전도체막18, 57 : 반사 방지막
19, 58 : 게이트 마스크 패턴20 : 포토레지스트 패턴
21a, 59a : 소오스21b, 59b : 드레인
22 : 폴리 잔류물23 : 산화막에 발생된 식각 손상
24 : 컨트롤 게이트에 발생된 식각 손상
본 발명에 따른 반도체 소자의 제조 방법은 셀 영역과 주변 소자 영역으로 나뉘어져, 셀 영역에는 터널 산화막이 형성되고, 주변 소자 영역에는 게이트 산화막이 형성된 반도체 기판이 제공되는 단계와, 전체 상부에 제 1 전도체막 및 유전체막을 형성하는 단계와, 주변 소자 영역에 게이트가 형성될 영역의 유전체막을 제거하는 단계와, 전체 상부에 제 2 전도체막, 제 3 전도체막 및 반사 방지막을 형성하는 단계와, 반사 방지막, 제 3 전도체막, 제 2 전도체막, 유전체막, 제 1 전도체막을 한번의 식각 공정으로 패터닝하여 셀 영역에는 제 2 및 제 3 전도체막으로 이루어진 컨트롤 게이트와 제 1 전도체막으로 이루어진 플로팅 게이트를 형성하고,주변 소자 영역에는 제 1 내지 제 3 전도체막으로 이루어진 게이트 전극을 형성하는 단계와, 소정의 이온 주입 공정으로 터널 산화막 및 게이트 산화막의 양측에 소오스/드레인을 형성하는 단계로 이루어지는 것을 특징으로 한다.
상기에서, 패터닝 공정은 ICP 타입의 장비 및 ECR 타입의 장비 중 어느 하나의 장비에서 식각 가스를 바꿔가며 인-시투로 모든 층을 패터닝한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 보다 더 상세히 설명하기로 한다.
도 5a 내지 도 5f는 본 발명에 따른 반도체 소자의 제조 방법을 설명하기 위한 소자의 단면도이다.
도 5a를 참조하면, 셀 영역과 주변 소자 영역으로 나뉘어진 반도체 기판(51)의 소자 분리 영역에 소자 분리막(도시되지 않음)을 형성한 후 셀 영역에는 터널 산화막을 위한 제 1 산화막(52a)을 형성하고, 주변 소자 영역에는 게이트 산화막을 위한 제 2 산화막(52b)을 형성한다. 이후 전체 상부에는 제 1 전도체막(53)을 순차적으로 형성한다.
셀 영역에 형성된 제 1 전도체막(53)은 플래시 메모리 셀의 플로팅 게이트를 형성하기 위한 전도체막이며, 주변 소자 영역에 형성된 제 1 전도체막(53)은 게이트 전극의 일부로 사용되어 진다. 이러한 제 1 전도체막(53)은 이온 주입 폴리실리콘층이나 도프트 폴리실리콘층(Doped Polysilicon)으로 형성된다.
도 5b를 참조하면, 전체 상부에 유전체막(54)을 형성한다. 유전체막(54)은산화막 및 질화막이 적층된 ON(Oxide-Nitride) 구조로 형성되거나, 산화막, 질화막 및 산화막이 적층된 ONO(Oxide-Nitride-Oxide) 구조로 형성되거나, 산화막, 질화막, 산화막 및 질화막이 적층된 ONON(Oxide-Nitride-Oxide-Nitride) 구조로 형성된다.
도 5c를 참조하면, 주변 소자 영역에서 게이트가 형성될 영역의 유전체막(54)을 식각 공정으로 제거한다. 이때, 유전체막(54)은 불소(F) 계열의 가스나, 불소(F) 계열의 가스 및 염소(Cl) 계열의 가스가 혼합된 가스를 이용하여 제거하며, ICP(Inductively Couple Plasma) 타입의 장비나, ECR(Electron Cyclotron Resonance) 타입의 장비에서 제거된다.
도 5d를 참조하면, 전체 상부에 제 2 전도체막(55), 제 3 전도체막(56), 반사 방지막(57)을 순차적으로 형성한 후 게이트 마스크 패턴(58)을 형성한다.
셀 영역에 형성된 제 2 및 제 3 전도체막(55 및 56)은 플래시 메모리 셀의 컨트롤 게이트를 형성하기 위한 전도체막이며, 주변 소자 영역에 형성된 제 2 및 제 3 전도체막(55 및 56)은 트랜지스터의 게이트 전극을 형성하기 위한 전도체막이다. 주변 소자 영역에 형성된 제 2 전도체막(55)은 유전체막(54)이 제거된 영역을 통하여 하부의 제 1 전도체막(53)과 전기적으로 연결된다. 따라서, 제 1 내지 제 3 전도체막(53, 55, 및 56) 모두는 유전체막(54)이 제거된 영역을 통하여 전기적으로 연결된다.
상기에서, 제 2 전도체막(55)은 비정질 실리콘층(Amorphous Si)이나, 언도프트 폴리실리콘층(Undoped Polysilicon)이나, 도프트 폴리실리콘층으로 형성되며,제 3 전도체막(56)은 WSix, CoSix, TiSix, TaSix 중 어느 하나의 층으로 형성된다. 반사 방지막(57)은 하부층의 패터닝 특성을 향상시키기 위하여 실리콘 산화질화막이나 질화막으로 형성된다. 또한, 게이트 마스크 패턴(58)은 포토레지스트나 하드 마스크로 형성된다. 이때, 셀 영역에 형성된 게이트 마스크 패턴(58)에 의해 플래시 메모리 셀의 워드 라인 패턴이 결정되며, 주변 소자 영역에 형성된 게이트 마스크 패턴(58)에 의해 트랜지스터의 게이트 패턴이 결정된다.
도 5e를 참조하면, 게이트 마스크 패턴(58)을 식각 마스크로 이용한 식각 공정으로 셀 영역과 주변 소자 영역의 반사 방지막(57), 제 3 전도체막(56), 제 2 전도체막(55), 유전체막(54), 제 1 전도체막(53), 제 1 및 제 2 산화막(52a 및 52b)의 소정 영역을 식각하여 제거한다. 이때, 식각 공정은 최상부층부터 식각을 하면서 물질이 달라질때마다 식각제를 달리하여 모든 층을 인-시투(In-situ)로 식각한다. 이후, 세정 공정을 실시한다.
즉, 제 3 전도체막(56)은 Cl2/O2혼합 가스나, Cl2/N2혼합 가스나, Cl2/O2/N2혼합 가스를 이용하여 식각한 후 제 2 전도체막(55)이 노출되면, Cl2/O2혼합 가스나 HBr/Cl2/O2혼합 가스를 이용하여 제 2 전도체막(55)을 식각한다. 제 2 전도체막(55)이 식각되어 유전체막(54)이 노출되면, 불소(F) 계열의 가스나, 불소(F) 계열의 가스 및 염소(Cl) 계열의 가스가 혼합된 가스를 이용하여 유전체막(54)을 제거한 후 제 1 전도체막(53)이 노출되면, 다시 Cl2/O2혼합 가스나HBr/Cl2/O2혼합 가스를 이용하여 제 1 전도체막(53)을 식각한다. 상기의 모든 식각 공정은 ICP 타입의 장비나, ECR 타입의 장비에서 인-시투로 실시된다.
이로써, 셀 영역에는 제 3 및 제 2 전도체막(56 및 55)으로 이루어진 컨트롤 게이트와 제 1 전도체막(53)으로 이루어진 플로팅 게이트가 동시에 형성되고, 주변 소자 영역에는 제 1 내지 제 3 전도체막(53, 55, 및 56)으로 이루어진 게이트 전극이 형성된다.
도 5f를 참조하면, 소정의 이온 주입 공정을 통해 제 1 산화막(52a) 및 제 2 산화막(52b)의 양측에 소오스 및 드레인(59a 및 59b)을 형성한다.
이로써, 셀 영역에는 플래시 메모리 셀이 제조되고, 주변 소자 영역에는 트랜지스터가 제조된다.
상술한 바와 같이, 본 발명은 셀 영역과 주변 회로 영역의 식각 조건을 동일하게 하고, 한번의 식각 공정을 통해 셀 영역에는 컨트롤 게이트와 플로팅 게이트를, 주변 회로 영역에는 게이트 전극을 형성함으로써, 폴리 잔류물이나 게이트 산화막의 식각 손상에 대한 식각 공정의 마진을 확보하여 공정의 신뢰성을 향상시키고, 공정의 단계를 줄이면서 컨트롤 게이트의 측벽에 식각 손상이 발생되는 것을 방지하여 소자의 전기적 특성을 향상시킨다.
Claims (11)
- 셀 영역과 주변 소자 영역으로 나뉘어져, 상기 셀 영역에는 터널 산화막이 형성되고, 상기 주변 소자 영역에는 게이트 산화막이 형성된 반도체 기판이 제공되는 단계와,전체 상부에 제 1 전도체막 및 유전체막을 형성하는 단계와,상기 주변 소자 영역에 게이트가 형성될 영역의 상기 유전체막을 제거하는 단계와,전체 상부에 제 2 전도체막, 제 3 전도체막 및 반사 방지막을 형성하는 단계와,상기 반사 방지막, 제 3 전도체막, 제 2 전도체막, 유전체막, 제 1 전도체막을 한번의 식각 공정으로 패터닝하여 상기 셀 영역에는 상기 제 2 및 제 3 전도체막으로 이루어진 컨트롤 게이트와 제 1 전도체막으로 이루어진 플로팅 게이트를 형성하고, 상기 주변 소자 영역에는 상기 제 1 내지 제 3 전도체막으로 이루어진 게이트 전극을 형성하는 단계와,소정의 이온 주입 공정으로 상기 터널 산화막 및 상기 게이트 산화막의 양측에 소오스/드레인을 형성하는 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 제 1 전도체막은 이온 주입 폴리실리콘층이나 도프트 폴리실리콘층으로 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 유전체막은 산화막 및 질화막이 적층된 ON 구조, 산화막, 질화막 및 산화막이 적층된 ONO 구조 및 산화막, 질화막, 산화막 및 질화막이 적층된 ONON 구조 중 어느 하나의 구조로 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 제 2 전도체막은 비정질 실리콘층, 언도프트 폴리실리콘층 및 도프트 폴리실리콘층 중 어느 하나의 층으로 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 제 3 전도체막은 WSix, CoSix, TiSix, TaSix 중 어느 하나의 층으로 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 반사 방지막은 실리콘 산화질화막이나 질화막으로 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기의 패터닝 공정은 ICP 타입의 장비 및 ECR 타입의 장비 중 어느 하나의 장비에서 식각 가스를 바꿔가며 인-시투로 모든 층을 패터닝하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항 또는 제 7 항에 있어서,상기 패터닝 공정은 제 3 전도체막을 Cl2/O2혼합 가스, Cl2/N2혼합 가스 및 Cl2/O2/N2혼합 가스 중 어느 하나의 가스로 식각하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항 또는 제 7 항에 있어서,상기 패터닝 공정은 상기 제 2 전도체막을 Cl2/O2혼합 가스 및 HBr/Cl2/O2혼합 가스 중 어느 하나의 가스로 식각하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항 또는 제 7 항에 있어서,상기 패터닝 공정은 상기 유전체막을 불소(F) 계열의 가스 및 염소(Cl) 계열의 가스가 혼합된 식각 가스 및 불소(F) 계열의 식각 가스 중 어느 하나의 식각 가스로 식각하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항 또는 제 7 항에 있어서,상기 패터닝 공정은 상기 제 1 전도체막을 Cl2/O2혼합 가스 및 HBr/Cl2/O2혼합 가스 중 어느 하나의 가스로 식각하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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Cited By (2)
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|---|---|---|---|---|
| KR100800379B1 (ko) * | 2006-08-29 | 2008-02-01 | 삼성전자주식회사 | 비휘발성 메모리 소자의 게이트 제조방법 |
| US7868373B2 (en) * | 2006-08-17 | 2011-01-11 | Hynix Semiconductor Inc. | Flash memory device and a method of fabricating the same |
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2001
- 2001-12-14 KR KR1020010079547A patent/KR20030049356A/ko not_active Application Discontinuation
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