KR20050031299A - 플래시 메모리의 컨트롤 게이트 제조방법 - Google Patents
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Abstract
본 발명은 플래시 메모리의 컨트롤 게이트 제조방법에 관한 것으로서, 특히 반도체 기판의 플래시 메모리 셀 영역에 순차적으로 적층된 터널 산화막, 플로팅 게이트, 유전체막을 순차적으로 형성하고 이들 측벽에 제 1스페이서를 형성하는 단계와, 반도체 기판 전면에 도전막 및 절연박막을 순차 형성하는 단계와, 절연박막을 이방성 건식 식각하여 셀 영역의 도전막 측벽에만 절연박막이 남는 제 2스페이서를 형성하는 단계와, 셀 영역의 도전막 상부에 컨트롤 마스크 패턴을 형성하는 단계와, 컨트롤 마스크 패턴 및 제 2스페이서를 이용하여 도전막을 패터닝하여 플로팅 게이트를 둘러싼 컨트롤 게이트를 형성한 후에 마스크 패턴을 제거하는 단계를 포함한다. 그러므로 본 발명은 컨트롤 게이트용 마스크 패턴과 제 2스페이서를 이용한 식각 공정으로 도전막을 스페이서에 셀프 얼라인 형태로 패터닝하여 컨트롤 게이트를 형성함으로써 컨트롤 게이트의 측면 프로파일 불량을 미연에 방지할 수 있다.
Description
본 발명은 플래시 메모리의 제조방법에 관한 것으로서, 보다 상세하게는 플로팅 게이트에 대해 커플링되는 컨트롤 게이트의 제조 공정시 측면 폴리머 생성에 의한 컨트롤 게이트의 측면 프로파일 불량을 방지할 수 있는 플래시 메모리의 컨트롤 게이트 제조방법에 관한 것이다.
비휘발성 메모리로 널리 사용되는 플래시 메모리, 예를 들어 EEPROM(Electrically Programmable Erasable Read Only Memory)은 전기적으로 데이터를 프로그램하고 소거하는 기능을 가지고 있다. 이러한 EEPROM의 프로그램 동작은 드레인 측에 채널 열 전자(channel hot electron)를 형성시켜 상기 전자를 플로팅 게이트(floating gate)에 축적함으로써 셀 트랜지스터의 문턱 전압을 증가시키는 동작이다. 반면에, 소거 동작은 소스/기판과 상기 플로팅 게이트간에 고전압을 발생시켜 플로팅 게이트에 축적된 전자를 방출함으로써 셀 트랜지스터의 문턱 전압을 낮추는 것이다.
도 1a 내지 도 1e는 종래 기술에 의한 플래시 메모리의 컨트롤 게이트 제조 방법을 나타낸 공정 순서도이다. 이들 도면들을 참조하여 종래 플래시 메모리에서 플로팅 게이트와 커플링되는 컨트롤 게이트의 제조 공정을 설명하면 다음과 같다. 이들 도면에서 A는 플래시 메모리의 셀 영역을 나타내며 B는 플래시 메모리 셀의 주변 회로 영역을 나타낸다.
우선 도 1a에 도시된 바와 같이, 반도체 기판(10)으로서 실리콘기판의 셀 영역(A)에 터널 산화막(미도시됨), 플로팅 게이트용 도전막으로서 도프트 폴리실리콘막(12)을 증착하고 그 위에 유전체막(16, 18)으로서 실리콘질화막(SiN)과 실리콘산화막(SiO2)을 순차 적층하고 플로팅 게이트 마스크를 이용한 사진 및 식각 공정을 진행하여 유전체막(16, 18) 내지 터널 산화막을 패터닝한다. 이에 따라 도프트 폴리실리콘막이 패터닝되어 플로팅 게이트(12)가 완성된다. 이때 플로팅 게이트 마스크로 유전체막(16, 18) 내지 터널 산화막을 함께 패터닝하지 않는 대신에, 도프트 폴리실리콘막을 먼저 패터닝하고 플로팅 게이트(12)인 도프트 폴리실리콘막 패턴의 상측면에 라이너절연막(14)으로서 실리콘산화막을 얇게 증착한 후에 유전체막(16, 18)을 적층한 다음에 이들 막을 패터닝할 수도 있다.
그리고 반도체 기판의 결과물 전면에 절연박막으로서 실리콘질화막(SiN)을 증착하고 건식 식각 공정으로 셀 영역(A)의 유전체막(16, 18) 내지 터널 산화막 측벽에만 실리콘질화막이 남도록 식각하여 스페이서(20)를 형성한다. 이때 스페이서(20)는 이후 형성될 컨트롤 게이트와 플로팅 게이트(12)의 측면 유전체막으로 사용된다. 그 다음 도면에 도시되지 않았지만, 주변 회로 영역(B)의 활성 영역에 게이트 절연막을 형성한 후에 반도체 기판(10)의 결과물 전면에 도전막으로서 도프트 폴리실리콘막(22)을 증착한다.
이어서 도 1b에 도시된 바와 같이, 도프트 폴리실리콘막(22) 전면에 사진 공정을 진행하여 셀 영역(A)을 마스킹하며 주변 회로 영역(B)의 게이트 영역을 정의하는 마스크 패턴(24)을 형성한다. 이때 마스크 패턴(24)은 포토레지스트로 이루어진다.
계속해서 도 1c에 도시된 바와 같이, 마스크 패턴을 이용한 건식 식각 공정으로 주변 회로 영역(B)의 도프트 폴리실리콘막(22)을 패터닝하여 로직 트랜지스터의 게이트(22b)를 형성한 후에 마스크 패턴을 제거한다. 이때 건식 식각 공정은 HBr, Cl2, CF4, HeO2 등의 혼합 가스로 진행한다.
그 다음 도 1d에 도시된 바와 같이, 상기 결과물 전면에 사진 공정을 진행하여 셀 영역(A)의 컨트롤 게이트 영역을 정의하며 주변 회로 영역(B)을 마스킹하는 포토레지스트로 이루어진 마스크 패턴(26)을 형성한다.
그런 다음 상기 마스크 패턴(26)을 이용한 건식 식각 공정으로 셀 영역(A)의 도프트 폴리실리콘막(22)을 패터닝하여 도 1e와 같이 플로팅 게이트(12)와 커플링되는 컨트롤 게이트(22a)를 형성한 후에 마스크 패턴을 제거한다.
그런데 종래 기술에 의한 플래시 메모리의 컨트롤 게이트 제조 공정시 오버레이 쉬프트 현상을 방지하기 위하여 플로팅 게이트의 구조물을 완전히 감싸도록 도프트 폴리실리콘막(22)을 패터닝하여 셀프-얼라인(self-align) 형태의 컨트롤 게이트(22a)를 형성한다. 그러므로 컨트롤 게이트의 마스크 패턴(26)은 셀 영역(A)의 도프트 폴리실리콘(22) 상부 일부를 오버레이하도록 형성되어 있고 이러한 마스크 패턴(26)을 이용한 건식 식각 공정시 폴리머가 도프트 폴리실리콘막(22)의 측벽에 부착된다. 상기 건식 식각 공정시 폴리머는 마스크 역할을 하여 도프트 폴리실리콘막(22)의 측면 식각률을 다른 영역보다 저하시켜 도 1e와 같이 컨트롤 게이트의 측벽에 피크 부분(30)이 형성된다. 이러한 컨트롤 게이트의 측벽 피크(30)는 플래시 메모리 셀에서 전하 누설의 원인으로 작용하게 된다.
본 발명의 목적은 상기 종래 기술의 문제점을 해결하기 위하여 컨트롤 게이트용 도전막을 증착하고 도전막 측벽에 스페이서를 추가 형성한 후에 컨트롤 게이트 마스크와 스페이서를 이용한 식각 공정으로 도전막을 패터닝함으로써 컨트롤 게이트의 도전막 식각 공정시 발생되는 폴리머에 의한 컨트롤 게이트의 측면 프로파일 불량을 미연에 방지할 수 있어 플래시 메모리의 수율 및 신뢰성을 향상시킬 수 있는 플래시 메모리의 컨트롤 게이트 제조방법을 제공하는데 있다.
상기 목적을 달성하기 위하여 본 발명은 플래시 메모리의 컨트롤 게이트를 제조하는 방법에 있어서, 반도체 기판의 플래시 메모리 셀 영역에 순차적으로 적층된 터널 산화막, 플로팅 게이트, 유전체막을 순차적으로 형성하고 이들 측벽에 제 1스페이서를 형성하는 단계와, 반도체 기판 전면에 도전막 및 절연박막을 순차 형성하는 단계와, 절연박막을 이방성 건식 식각하여 셀 영역의 도전막 측벽에만 절연박막이 남는 제 2스페이서를 형성하는 단계와, 셀 영역의 도전막 상부에 컨트롤 마스크 패턴을 형성하는 단계와, 컨트롤 마스크 패턴 및 제 2스페이서를 이용하여 도전막을 패터닝하여 플로팅 게이트를 둘러싼 컨트롤 게이트를 형성한 후에 마스크 패턴을 제거하는 단계를 포함하여 이루어진다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 설명하고자 한다.
도 2a 내지 도 2e는 본 발명에 따른 플래시 메모리의 컨트롤 게이트 제조방법을 나타낸 공정 순서도이다. 이들 도면들을 참조하여 본 발명의 일 실시예에 따른 플래시 메모리에서 플로팅 게이트와 커플링되는 컨트롤 게이트의 제조 공정을 설명하면 다음과 같다. 이들 도면에서 A는 플래시 메모리의 셀 영역을 나타내며 B는 플래시 메모리 셀의 주변 회로 영역을 나타낸다.
우선 도 2a에 도시된 바와 같이, 반도체 기판(100)으로서 실리콘기판의 셀 영역(A)에 터널 산화막(미도시됨), 도프트 폴리실리콘막(102)을 증착하고 그 위에 유전체막(106, 108)으로서 실리콘질화막(SiN)과 실리콘산화막(SiO2)을 순차 적층하고 플로팅 게이트 마스크를 이용한 사진 및 식각 공정을 진행하여 유전체막(106, 108), 도프트 폴리실리콘막(102) 및 터널 산화막을 패터닝한다. 이에 따라 도프트 폴리실리콘막이 패터닝되어 플로팅 게이트(102)가 완성된다. 이때 플로팅 게이트 마스크를 이용한 건식 식각 공정으로 유전체막(106, 108) 내지 터널 산화막을 패터닝하지 않는 대신에, 도프트 폴리실리콘막을 먼저 패터닝하여 플로팅 게이트(102)를 형성하고 플로팅 게이트 상측면에 라이너절연막(104)으로서 실리콘산화막(SiO2)을 얇게 증착한 후에 유전체막(106, 108)을 적층한 다음에 이들 막을 셀프 얼라인형태로 패터닝할 수도 있다.
그리고 반도체 기판의 결과물 전면에 절연박막으로서 실리콘질화막(SiN)을 증착하고 건식 식각 공정으로 셀 영역(A)의 유전체막(106, 108) 내지 터널 산화막 측벽에만 실리콘질화막이 남도록 식각하여 제 1스페이서(110)를 형성한다. 이때 제 1스페이서(110)는 이후 형성될 컨트롤 게이트와 플로팅 게이트(102)의 측면 유전체막으로 사용된다. 그 다음 도면에 도시되지 않았지만, 주변 회로 영역(B)의 활성 영역에 게이트 절연막을 형성한 후에 반도체 기판(100)의 결과물 전면에 도전막으로서 도프트 폴리실리콘막(112)을 증착한 후에 절연박막(114)으로서 실리콘산화막을 900Å∼1100Å정도 증착한다.
이어서 도 2b에 도시된 바와 같이, 절연박막을 이방성 건식 식각하여 셀 영역(A)의 도프트 폴리실리콘막(112) 측벽에만 절연박막이 남는 제 2스페이서(114a)를 형성한다. 이때 절연박막의 식각 공정은 CHF3, CF4, Ar을 포함한 가스를 이용한다.
그런 다음 제 2스페이서(114a)가 형성된 결과물에 사진 공정을 진행하여 셀 영역(A)을 마스킹하며 주변 회로 영역(B)의 게이트 영역을 정의하는 마스크 패턴(116)을 형성한다. 이때 마스크 패턴(116)은 포토레지스트로 이루어진다.
계속해서 도 2c에 도시된 바와 같이, 마스크 패턴을 이용한 건식 식각 공정으로 주변 회로 영역(B)의 도프트 폴리실리콘막을 패터닝하여 로직 트랜지스터의 게이트(112b)를 형성한 후에 마스크 패턴을 제거한다. 이때 건식 식각 공정은 HBr, Cl2, CF4, HeO2 등의 혼합 가스로 진행한다.
그 다음 도 2d에 도시된 바와 같이, 상기 결과물 전면에 사진 공정을 진행하여 셀 영역(A)의 컨트롤 게이트 영역을 정의하며 주변 회로 영역(B)을 마스킹하는 포토레지스트로 이루어진 마스크 패턴(118)을 형성한다. 이때 셀 영역(A)의 마스크 패턴(118)의 클로우즈 영역은 하부의 도프트 폴리실리콘(112)과 그 측벽의 제 2스페이서(114a)를 모두 오버레이하는 폭을 갖는 것이 바람직하다.
그런 다음 상기 마스크 패턴(118) 및 제 2스페이서(114a)를 이용한 건식 식각 공정으로 셀 영역(A)의 도프트 폴리실리콘막(112)을 패터닝하여 도 2e와 같이 플로팅 게이트(102)와 커플링되는 컨트롤 게이트(112a)를 형성한 후에 마스크 패턴을 제거한다. 이때 건식 식각 공정은 HBr, Cl2, HeO2, Ar 등을 갖는 혼합 가스로 진행한다.
이에 따라 본 발명은 컨트롤 게이트용 도프트 폴리실리콘막(112)의 식각 공정시 도프트 폴리실리콘막(112)의 측벽 제 2스페이서(114a)에 도 2d와 같이 폴리머(120)가 부착되더라도 제 2스페이서(114a)의 프로파일에 의해 하부의 도프트 폴리실리콘막(112)이 셀프 얼라인형태로 패터닝되기 때문에 컨트롤 게이트 측벽에 발생되는 피크 발생을 방지할 수 있다. 또한 제 2스페이서(114a)에 의해 컨트롤 게이트 마스크 패턴(118)의 오버레이 오차로 인한 컨트롤 게이트의 폭 변화를 막을 수 있다.
이상 상술한 바와 같이, 본 발명은 컨트롤 게이트용 도전막을 증착하고 도전막 측벽에 스페이서를 추가 형성한 후에 컨트롤 게이트 마스크와 스페이서를 이용한 식각 공정으로 도전막을 스페이서에 셀프 얼라인형태로 패터닝하여 컨트롤 게이트를 형성함으로써 컨트롤 게이트의 도전막 식각 공정시 발생되는 폴리머가 스페이서 상부에 형성됨에 따라 컨트롤 게이트의 측면 프로파일 불량을 미연에 방지할 수 있다. 따라서 본 발명은 컨트롤 게이트의 피크 발생을 막아 셀의 전하 누설로 인한 신뢰성 저하를 방지하고 더불어 컨트롤 게이트의 피크 부분이 부서져 발생되는 파티클 및 패턴 브릿지의 생성을 제거함으로써 소자의 수율을 향상시킬 수 있다.
한편, 본 발명은 상술한 실시예에 국한되는 것이 아니라 후술되는 청구범위에 기재된 본 발명의 기술적 사상과 범주내에서 당업자에 의해 여러 가지 변형이 가능하다.
도 1a 내지 도 1e은 종래 기술에 의한 플래시 메모리의 컨트롤 게이트 제조 방법을 나타낸 공정 순서도,
도 2a 내지 도 2e는 본 발명에 따른 플래시 메모리의 컨트롤 게이트 제조방법을 나타낸 공정 순서도.
* 도면의 주요부분에 대한 부호의 설명 *
100 : 반도체 기판 102 : 플로팅 게이트
104 : 라이너절연막 106, 108 : 유전체막
110 : 제 1스페이서 112a : 컨트롤 게이트
112b : 로직 트랜지스터의 게이트 114a : 제 2스페이서
116, 118 : 마스크 패턴 A : 셀 영역
B : 주변 회로 영역
Claims (5)
- 플래시 메모리의 컨트롤 게이트를 제조하는 방법에 있어서,반도체 기판의 플래시 메모리 셀 영역에 순차적으로 적층된 터널 산화막, 플로팅 게이트, 유전체막을 순차적으로 형성하고 이들 측벽에 제 1스페이서를 형성하는 단계;상기 반도체 기판 전면에 도전막 및 절연박막을 순차 형성하는 단계;상기 절연박막을 이방성 건식 식각하여 상기 셀 영역의 도전막 측벽에만 상기 절연박막이 남는 제 2스페이서를 형성하는 단계;상기 셀 영역의 도전막 상부에 컨트롤 마스크 패턴을 형성하는 단계; 및상기 컨트롤 마스크 패턴 및 제 2스페이서를 이용하여 상기 도전막을 패터닝하여 플로팅 게이트를 둘러싼 컨트롤 게이트를 형성한 후에 상기 마스크 패턴을 제거하는 단계를 포함하여 이루어진 것을 특징으로 하는 플래시 메모리의 컨트롤 게이트 제조방법.
- 제 1항에 있어서, 상기 셀 영역의 도전막 상부에 컨트롤 마스크 패턴을 형성하는 단계이전에, 상기 플래시 메모리 셀의 주변 회로 영역의 도전막 상부에 게이트 마스크 패턴을 형성하는 단계를 더 포함하는 것을 특징으로 하는 플래시 메모리의 컨트롤 게이트 제조방법.
- 제 1항 또는 제 2항에 있어서, 상기 게이트 마스크 패턴을 형성하는 단계이후에 상기 게이트 마스크 패턴에 의해 상기 주변 회로 영역의 도전막을 건식 식각하여 로직 트랜지스터의 게이트를 형성하는 단계를 더 포함하는 것을 특징으로 하는 플래시 메모리의 컨트롤 게이트 제조방법.
- 제 1항에 있어서, 상기 절연박막은 실리콘산화막이며 그 두께는 900Å∼1100Å인 것을 특징으로 하는 플래시 메모리의 컨트롤 게이트 제조방법.
- 제 1항에 있어서, 상기 절연박막을 이방성 건식 식각하는 공정은 CHF3, CF4, Ar을 포함한 가스를 이용하는 것을 플래시 메모리의 컨트롤 게이트 제조방법.
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Family Applications (1)
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|---|---|---|---|
| KR1020030067557A KR100986632B1 (ko) | 2003-09-29 | 2003-09-29 | 플래시 메모리의 컨트롤 게이트 제조방법 |
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|---|---|
| KR (1) | KR100986632B1 (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100592771B1 (ko) * | 2004-12-30 | 2006-06-26 | 매그나칩 반도체 유한회사 | 이피롬 소자의 제조 방법 |
| KR100791331B1 (ko) * | 2006-01-20 | 2008-01-03 | 삼성전자주식회사 | 비휘발성 메모리 장치 및 그 제조 방법 |
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| KR101767112B1 (ko) * | 2014-02-17 | 2017-08-11 | 매그나칩 반도체 유한회사 | 비활성 메모리 소자의 제조방법 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101064281B1 (ko) * | 2005-05-23 | 2011-09-14 | 매그나칩 반도체 유한회사 | 반도체 메모리 소자의 제조방법 |
-
2003
- 2003-09-29 KR KR1020030067557A patent/KR100986632B1/ko active IP Right Grant
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100592771B1 (ko) * | 2004-12-30 | 2006-06-26 | 매그나칩 반도체 유한회사 | 이피롬 소자의 제조 방법 |
| KR100791331B1 (ko) * | 2006-01-20 | 2008-01-03 | 삼성전자주식회사 | 비휘발성 메모리 장치 및 그 제조 방법 |
| US7560765B2 (en) | 2006-01-20 | 2009-07-14 | Samsung Electronics Co., Ltd. | Nonvolatile memory device and method of fabricating the same |
Also Published As
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