KR20090097429A - 반도체 메모리 소자의 제조 방법 - Google Patents

반도체 메모리 소자의 제조 방법 Download PDF

Info

Publication number
KR20090097429A
KR20090097429A KR1020080022558A KR20080022558A KR20090097429A KR 20090097429 A KR20090097429 A KR 20090097429A KR 1020080022558 A KR1020080022558 A KR 1020080022558A KR 20080022558 A KR20080022558 A KR 20080022558A KR 20090097429 A KR20090097429 A KR 20090097429A
Authority
KR
South Korea
Prior art keywords
film
conductive film
gate
layer
tunnel insulating
Prior art date
Application number
KR1020080022558A
Other languages
English (en)
Other versions
KR100946056B1 (ko
Inventor
손현수
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020080022558A priority Critical patent/KR100946056B1/ko
Priority to US12/147,985 priority patent/US7811888B2/en
Priority to CN2008101324515A priority patent/CN101533776B/zh
Priority to JP2008192941A priority patent/JP2009218549A/ja
Publication of KR20090097429A publication Critical patent/KR20090097429A/ko
Application granted granted Critical
Publication of KR100946056B1 publication Critical patent/KR100946056B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158—Making the insulator
    • H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
    • H01L29/66628—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation recessing the gate by forming single crystalline semiconductor material at the source or drain location

Abstract

본 발명은 반도체 메모리 소자의 제조 방법에 관한 것으로, 반도체 기판 상에 터널 절연막, 제1 도전막, 유전체막, 제2 도전막을 순차적으로 적층하여 형성하는 단계와, 상기 제2 도전막, 유전체막, 및 제1 도전막을 식각하여 게이트 패턴을 형성하되, 상기 터널 절연막 상에 상기 제1 도전막을 잔류시켜 상기 터널 절연막의 노출을 방지시키는 단계와, 세정 공정을 실시하여 상기 게이트 패턴을 형성하기 위한 식각 공정시 발생하는 불순물을 제거하는 단계와, 이온 주입 공정을 실시하여 상기 터널 절연막 상에 잔류하는 상기 제1 도전막을 단결정화시키는 단계, 및 산화 공정을 실시하여 상기 게이트 패턴 측벽에 산화막을 형성하는 동시에 단결정화된 상기 제1 도전막을 절연막으로 변화시키는 단계를 포함하는 반도체 메모리 소자의 제조 방법을 개시한다.
플래시, 터널 절연막, 이온 주입, 산화 공정

Description

반도체 메모리 소자의 제조 방법{Method for fabrication of semiconductor memory device}
본 발명은 반도체 메모리 소자의 제조 방법에 관한 것으로, 특히 게이트 패턴 식각 공정시 노출되는 터널 절연막을 보호하여 식각 손상을 방지할 수 있는 반도체 메모리 소자의 제조 방법에 관한 것이다.
일반적으로 반도체 소자 중 플래시 메모리 소자는 게이트 패턴은 플로팅 게이트용 도전막, 유전체막, 콘트롤 게이트용 도전막, 게이트 전극을 패터닝하여 게이트 패턴을 형성한다.
도 1은 종래 기술에 따른 반도체 메모리 소자의 게이트 패턴을 형성하기 위한 소자의 단면도이다.
도 1을 참조하면, 반도체 기판(10) 상에 터널 절연막(11), 플로팅 게이트용 도전막(12), 유전체막(13), 콘트롤 게이트용 도전막(14), 및 게이트 전극막(15)을 순차적으로 적층하여 형성한다. 이후, 하드 마스크 패턴을 형성한 후, 이를 이용한 식각 공정을 실시하여 게이트 전극막(15)을 패터닝한다.
이 후, 순차적으로 콘트롤 게이트용 도전막(14), 유전체막(13), 및 플로팅 게이트용 도전막(12)을 순차적으로 식각하여 터널 절연막(11)을 노출시킨다.
상술한 종래 기술에 따른 반도체 메모리 소자의 게이트 패턴 식각 공정은 터널 절연막이 노출될때까지 식각 공정을 진행한 후, 식각 공정시 발생한 폴리머를 제거하기 위하여 세정 공정을 실시한다.
이때 세정 공정시 터널 절연막이 식각 손상을 받게 되어 터널 절연막의 특성이 열화된다. 이로 인하여 메모리 소자의 프로그램 동작후 차지 로스(charge loss)를 유발하여 소자의 리텐션(retention)특성이 열화된다.
본 발명이 이루고자 하는 기술적 과제는 반도체 메모리 소자의 게이트 패턴 식각 공정시 터널 절연막 상에 일정 두께의 도전막을 잔류시킨 후, 후속 이온 주입 공정시 잔류하는 도전막을 단결정화시켜 저항을 증가시킨 후, 산화 공정을 진행하여 절연막화시킨다. 이로써, 게이트 패턴 식각 공정시 터널 절연막의 노출을 방지하여 세정 공정시 발생하는 터널 절연막의 식각 손상을 억제하여 소자의 전기적 특성을 개선할 수 있는 반도체 메모리 소자의 제조 방법을 제공하는 데 있다.
본 발명의 일실시 예에 따른 반도체 메모리 소자의 제조 방법은 반도체 기판 상에 터널 절연막, 제1 도전막, 유전체막, 제2 도전막을 순차적으로 적층하여 형성하는 단계와, 상기 제2 도전막, 유전체막, 및 제1 도전막을 식각하여 게이트 패턴을 형성하되, 상기 터널 절연막 상에 상기 제1 도전막을 잔류시켜 상기 터널 절연막의 노출을 방지시키는 단계와, 세정 공정을 실시하여 상기 게이트 패턴을 형성하기 위한 식각 공정시 발생하는 불순물을 제거하는 단계와, 이온 주입 공정을 실시하여 상기 터널 절연막 상에 잔류하는 상기 제1 도전막을 단결정화시키는 단계, 및 산화 공정을 실시하여 상기 게이트 패턴 측벽에 산화막을 형성하는 동시에 단결정화된 상기 제1 도전막을 절연막으로 변화시키는 단계를 포함한다.
상기 제2 도전막을 형성한 후, 상기 제2 도전막 상에 게이트 전극막 및 하드 마스크막을 순차적으로 적층하여 형성하는 단계를 더 포함한다.
상기 터널 절연막 상에 잔류하는 상기 제1 도전막의 두께는 30 내지 50Å이다.
본 발명의 일실시 예에 따르면, 반도체 메모리 소자의 게이트 패턴 식각 공정시 터널 절연막 상에 일정 두께의 도전막을 잔류시킨 후, 후속 이온 주입 공정시 잔류하는 도전막을 단결정화시켜 저항을 증가시킨 후, 산화 공정을 진행하여 절연막화시킨다. 이로써, 게이트 패턴 식각 공정시 터널 절연막의 노출을 방지하여 세정 공정시 발생하는 터널 절연막의 식각 손상을 억제하여 소자의 전기적 특성을 개선할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허청구범위에 의해서 이해되어야 한다.
도 2 내지 도 5는 본 발명의 일실시 예에 따른 반도체 메모리 소자의 제조 방법을 설명하기 위한 소자의 단면도이다.
도 2를 참조하면, 반도체 기판(100) 상에 터널 절연막(101), 플로팅 게이트용 도전막(102), 유전체막(103), 콘트롤 게이트용 도전막(104), 게이트 전극막(105), 및 하드 마스크막(106)을 순차적으로 적층하여 형성한다.
이때, 플로팅 게이트용 도전막(102) 및 콘트롤 게이트용 도전막(104)은 폴리 실리콘막을 사용하여 형성할 수 있으며, 유전체막(103)은 제1 산화막(103a), 질화막(103b), 및 제2 산화막(103c)으로 이루어진 ONO 구조로 형성하는 것이 바람직하다. 게이트 전극막(105)은 텅스텐(W)막으로 형성하는 것이 바람직하다.
플로팅 게이트용 도전막(102)은 불순물이 함유되지 않은 비정질 폴리 실리콘막과 불순물이 함유된 폴리 실리콘막으로 구성된 이중막으로 형성하는 것이 바람직하다.
도면으로 도시되지 않았지만, 콘트롤 게이트용 도전막(104)을 형성한 후, 게이트 전극막(105)을 형성하기 전에 확산 방지막을 형성하는 것이 바람직하다.
도 3을 참조하면, 하드 마스크막(106) 상에 포토 레지스트 패턴을 형성한 후, 이를 이용한 식각 공정으로 하드 마스크막(106)을 패터닝한다. 이 후, 패터닝된 하드 마스크막(106)을 이용한 식각 공정을 진행하여 게이트 전극막(105), 콘트롤 게이트용 도전막(104), 유전체막(103), 및 플로팅 게이트용 도전막(102)을 패터닝하여 게이트 패턴을 형성한다. 이때 게이트 패턴과 인접한 반도체 기판(100) 상에 형성된 터널 절연막(101)의 상부에 플로팅 게이트용 도전막(102)을 일부 잔류시 킨다. 이때 잔류되는 플로팅 게이트용 도전막(102)의 두께는 30 내지 50Å이 되도록 식각 공정을 제어하는 것이 바람직하다.
이 후, 세정 공정을 실시하여 게이트 패턴 형성을 위한 식각 공정시 발생하는 불순물(폴리머 포함)을 제거한다. 이때 터널 절연막(101)은 노출되지 않아 식각 손상을 받지 않는다.
도 4를 참조하면, 이온 주입 공정을 실시하여 반도체 기판(100) 내에 소스/드레인 영역을 형성하는 동시에 노출되는 다결정의 플로팅 게이트용 도전막(102a)을 단결정화시킨다. 이는 다결정인 플로팅 게이트용 도전막(102a)이 이온 주입 공정시 주입되는 이온에 의해 연결구조가 끊어져 단결정화되는 것을 이용한다. 이로 인하여 단결정화된 플로팅 게이트용 도전막(102a)은 저항이 증가하게 되고, 또한 다른 물질과 반응이 쉽게 된다.
이온 주입 공정은 플로팅 게이트용 도전막(102a)의 두께에 의해 투사범위(Projected Range; Rp)가 변화하는 것을 제어하기 위하여 15 내지 25KeV의 에너지를 이용하여 실시하는 것이 바람직하다.
도 5를 참조하면, 산화 공정을 실시하여 게이트 패턴의 측벽에 산화막(107)을 형성하는 동시에 플로팅 게이트용 도전막(102a)을 산화시켜 산화막으로 변화시킨다. 이로 인하여 산화된 플로팅 게이트용 도전막(102a)은 절연막이 된다. 따라서 게이트 패턴들은 각각 인접한 게이트 패턴과 절연된다.
본 발명의 기술 사상은 상기 바람직한 실시 예에 따라 구체적으로 기술되었 으나, 상기한 실시 예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주지하여야 한다. 또한, 본 발명의 기술 분야에서 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
도 1은 종래 기술에 따른 반도체 메모리 소자의 제조 방법을 설명하기 위한 소자의 단면도이다.
도 2 내지 도 5는 본 발명의 일실시 예에 따른 반도체 메모리 소자의 제조 방법을 설명하기 위한 소자의 단면도이다.
<도면의 주요 부분에 대한 부호 설명>
100 : 반도체 기판 101 : 터널 절연막
102 : 플로팅 게이트용 도전막 103 : 유전체막
104 : 콘트롤 게이트용 도전막 105 : 게이트 전극막
106 : 하드 마스크막 107 : 산화막

Claims (7)

  1. 반도체 기판 상에 터널 절연막, 플로팅 게이트용 도전막, 유전체막, 콘트롤 게이트용 도전막을 순차적으로 적층하여 형성하는 단계;
    상기 콘트롤 게이트용 도전막, 유전체막, 및 플로팅 게이트용 도전막을 식각하여 게이트 패턴을 형성하되, 상기 터널 절연막 상에 상기 플로팅 게이트용 도전막을 소정 두께 잔류시키는 단계;
    이온 주입 공정을 실시하여 상기 반도체 기판 내에 소스/드레인 영역을 형성하는 단계; 및
    산화 공정을 실시하여 상기 게이트 패턴 측벽에 산화막을 형성하는 동시에 상기 플로팅 게이트용 도전막을 절연막으로 변화시키는 단계를 포함하는 반도체 메모리 소자의 제조 방법.
  2. 제 1 항에 있어서,
    상기 이온 주입 공정은 상기 터널 절연막 상에 잔류하는 상기 플로팅 게이트용 도전막을 단결정화시켜 저항을 증가시키는 반도체 메모리 소자의 제조 방법.
  3. 제 1 항에 있어서,
    상기 터널 절연막 상에 잔류하는 상기 플로팅 게이트용 도전막의 두께는 30 내지 50Å인 반도체 메모리 소자의 제조 방법.
  4. 반도체 기판 상에 터널 절연막, 제1 도전막, 유전체막, 제2 도전막을 순차적으로 적층하여 형성하는 단계;
    상기 제2 도전막, 유전체막, 및 제1 도전막을 식각하여 게이트 패턴을 형성하되, 상기 터널 절연막 상에 상기 제1 도전막을 잔류시켜 상기 터널 절연막의 노출을 방지시키는 단계;
    세정 공정을 실시하여 상기 게이트 패턴을 형성하기 위한 식각 공정시 발생하는 불순물을 제거하는 단계;
    이온 주입 공정을 실시하여 상기 터널 절연막 상에 잔류하는 상기 제1 도전막을 단결정화시키는 단계; 및
    산화 공정을 실시하여 상기 게이트 패턴 측벽에 산화막을 형성하는 동시에 단결정화된 상기 제1 도전막을 절연막으로 변화시키는 단계를 포함하는 반도체 메모리 소자의 제조 방법.
  5. 제 4 항에 있어서,
    상기 제2 도전막을 형성한 후, 상기 제2 도전막 상에 게이트 전극막 및 하드 마스크막을 순차적으로 적층하여 형성하는 단계를 더 포함하는 반도체 메모리 소자의 제조 방법.
  6. 제 4 항에 있어서,
    상기 터널 절연막 상에 잔류하는 상기 제1 도전막의 두께는 30 내지 50Å인 반도체 메모리 소자의 제조 방법.
  7. 제 1 항 또는 제 4 항에 있어서,
    상기 이온 주입 공정은 15 내지 25KeV의 에너지를 이용하여 실시하는 반도체 메모리 소자의 제조 방법.
KR1020080022558A 2008-03-11 2008-03-11 반도체 메모리 소자의 제조 방법 KR100946056B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020080022558A KR100946056B1 (ko) 2008-03-11 2008-03-11 반도체 메모리 소자의 제조 방법
US12/147,985 US7811888B2 (en) 2008-03-11 2008-06-27 Method for fabricating semiconductor memory device
CN2008101324515A CN101533776B (zh) 2008-03-11 2008-07-16 制造半导体存储器件的方法
JP2008192941A JP2009218549A (ja) 2008-03-11 2008-07-28 半導体メモリ素子の製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020080022558A KR100946056B1 (ko) 2008-03-11 2008-03-11 반도체 메모리 소자의 제조 방법

Publications (2)

Publication Number Publication Date
KR20090097429A true KR20090097429A (ko) 2009-09-16
KR100946056B1 KR100946056B1 (ko) 2010-03-09

Family

ID=41063487

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080022558A KR100946056B1 (ko) 2008-03-11 2008-03-11 반도체 메모리 소자의 제조 방법

Country Status (4)

Country Link
US (1) US7811888B2 (ko)
JP (1) JP2009218549A (ko)
KR (1) KR100946056B1 (ko)
CN (1) CN101533776B (ko)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2597674B1 (en) * 2010-11-08 2017-03-29 Imec Method for producing a floating gate memory structure
KR20130044699A (ko) * 2011-10-24 2013-05-03 에스케이하이닉스 주식회사 반도체 메모리 소자 및 이의 제조 방법
KR20130116099A (ko) * 2012-04-13 2013-10-23 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR20140030483A (ko) * 2012-08-30 2014-03-12 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 그 제조 방법
CN105990112A (zh) * 2015-01-30 2016-10-05 无锡华润上华半导体有限公司 半导体器件的制作方法
KR102344881B1 (ko) * 2015-03-31 2021-12-29 삼성전자주식회사 반도체 장치 및 반도체 장치의 제조 방법
CN107785417A (zh) * 2016-08-25 2018-03-09 比亚迪股份有限公司 碳化硅功率器件及其制造方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3894275B2 (ja) 2000-09-11 2007-03-14 セイコーエプソン株式会社 強誘電体メモリ装置およびその製造方法
US6624023B1 (en) * 2002-05-23 2003-09-23 Macronix International Co., Ltd. Method for improving the performance of flash memory
KR100615585B1 (ko) 2004-09-09 2006-08-25 삼성전자주식회사 반도체 소자의 게이트 패턴 형성방법
JP4143589B2 (ja) * 2004-10-15 2008-09-03 エルピーダメモリ株式会社 半導体装置の製造方法
KR100650903B1 (ko) 2005-09-21 2006-11-27 동부일렉트로닉스 주식회사 비휘발성 기억 장치 및 그 제조방법
KR20070069817A (ko) * 2005-12-28 2007-07-03 주식회사 하이닉스반도체 반도체 소자의 제조방법

Also Published As

Publication number Publication date
US7811888B2 (en) 2010-10-12
US20090233406A1 (en) 2009-09-17
KR100946056B1 (ko) 2010-03-09
CN101533776B (zh) 2011-01-19
CN101533776A (zh) 2009-09-16
JP2009218549A (ja) 2009-09-24

Similar Documents

Publication Publication Date Title
KR100953049B1 (ko) 플래시 메모리 소자 및 그의 제조 방법
KR100953034B1 (ko) 반도체 소자 및 이의 제조 방법
KR100946056B1 (ko) 반도체 메모리 소자의 제조 방법
KR100549269B1 (ko) 스플릿 게이트형 플래쉬 메모리 소자의 제조방법
KR101085620B1 (ko) 불휘발성 메모리 소자의 게이트 패턴 형성방법
KR100526476B1 (ko) 스플릿 게이트형 플래쉬 메모리 소자의제조방법
JP2008084975A (ja) 半導体装置、およびその製造方法
KR20040103454A (ko) 반도체 장치 및 그 제조 방법
KR100851917B1 (ko) Ｓｏｎｏｓ 소자의 제조방법
KR100661216B1 (ko) 플래쉬 메모리 소자의 제조방법
KR100317491B1 (ko) 플래쉬 메모리 소자의 제조 방법
JP2008135765A (ja) 半導体装置
KR100807075B1 (ko) 플래쉬 메모리 소자의 제조 방법
KR100624947B1 (ko) 플래시 메모리 소자 및 그 제조 방법
KR20050031299A (ko) 플래시 메모리의 컨트롤 게이트 제조방법
KR100231731B1 (ko) 반도체 소자의 제조방법
KR100376270B1 (ko) 스플리트 게이트형 플래쉬 메모리 소자의 제조방법
KR100356480B1 (ko) 플래시 메모리 셀 제조 방법
KR100246784B1 (ko) 플래쉬 메모리 셀의 제조방법
KR100436066B1 (ko) 반도체소자의제조방법
KR20050002416A (ko) 플래쉬 메모리 소자의 제조방법
KR20060096547A (ko) 플래쉬 메모리 소자의 형성방법
KR20030049356A (ko) 반도체 소자의 제조 방법
JP2004079624A (ja) メモリーデバイス構造及びその製造方法
KR20060007983A (ko) 플래시 메모리 소자의 플로팅 게이트 형성방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee