JP2009218549A - 半導体メモリ素子の製造方法 - Google Patents

半導体メモリ素子の製造方法 Download PDF

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Abstract

【課題】ゲートパターンエッチング工程の際に露出するトンネル絶縁膜を保護してエッチング損傷を防止することが可能な半導体メモリ素子の製造方法を提供する。
【解決手段】半導体基板１００上にトンネル絶縁膜１０１、第１導電膜１０２、誘電体膜１０３、および第２導電膜１０４，１０５を順次積層し、エッチングしてゲートパターンを形成するが、トンネル絶縁膜１０１上に第１導電膜１０２を残留させてトンネル絶縁膜１０１の露出を防止させる段階と、洗浄工程を行い、ゲートパターンを形成するためのエッチング工程の際に発生する不純物を除去する段階と、イオン注入工程を行い、トンネル絶縁膜１０１上に残留する第１導電膜１０２を単結晶化させる段階と、酸化工程を行い、ゲートパターンの側壁に酸化膜１０７を形成すると同時に、第１導電膜１０１を絶縁膜１０２ａに変化させる段階とを含む。
【選択図】図５

Description

本発明は、半導体メモリ素子の製造方法に係り、特に、ゲートパターンエッチング工程の際に露出するトンネル絶縁膜を保護してエッチング損傷を防止することが可能な半導体メモリ素子の製造方法に関する。
一般に、半導体素子のフラッシュメモリ素子は、フローティングゲート用導電膜、誘電体膜、コントロールゲート用導電膜、およびゲート電極をパターニングしてゲートパターンを形成する。
図１は従来の技術に係る半導体メモリ素子のゲートパターンを形成するための素子の断面図である。
図１を参照すると、半導体基板１０上にトンネル絶縁膜１１、フローティングゲート用導電膜１２、誘電体膜１３、コントロールゲート用導電膜１４、およびゲート電極膜１５を順次積層して形成する。その後、ハードマスクパターンを形成した後、これを用いたエッチング工程を行ってゲート電極膜１５をパターニングする。
その後、順次コントロールゲート用導電膜１４、誘電体膜１３、およびフローティングゲート用導電膜１２を順次エッチングしてトンネル絶縁膜１１を露出させる。
上述した従来の技術に係る半導体メモリ素子のゲートパターンエッチング工程は、トンネル絶縁膜が露出するまでエッチング工程を行った後、エッチング工程の際に発生したポリマーを除去するために洗浄工程を行う。
この際、洗浄工程の際にトンネル絶縁膜がエッチング損傷を受けてトンネル絶縁膜の特性が劣化する。これにより、メモリ素子のプログラム動作後、チャージロス(charge loss)を誘発して素子のリテンション(retention)特性が劣化する。
そこで、本発明の目的は、半導体メモリ素子のゲートパターンエッチング工程の際にトンネル絶縁膜上に一定の厚さの導電膜を残留させた後、後続のイオン注入工程の際に残留する導電膜を単結晶化させて抵抗を増加させた後、酸化工程を行って絶縁膜化させることにより、ゲートパターンエッチング工程の際にトンネル絶縁膜の露出を防止し、洗浄工程の際に発生するトンネル絶縁膜のエッチング損傷を抑制して素子の電気的特性を改善することが可能な半導体メモリ素子の製造方法を提供することにある。
上記目的を達成するために、本発明の一実施例に係る半導体メモリ素子の製造方法は、半導体基板上にトンネル絶縁膜、第１導電膜、誘電体膜、および第２導電膜を順次積層して形成する段階と、前記第２導電膜、誘電体膜、および第１導電膜をエッチングしてゲートパターンを形成するが、前記トンネル絶縁膜上に前記第１導電膜を残留させて前記トンネル絶縁膜の露出を防止させる段階と、洗浄工程を行い、前記ゲートパターンを形成するためのエッチング工程の際に発生する不純物を除去する段階と、イオン注入工程を行い、前記トンネル絶縁膜上に残留する前記第１導電膜を単結晶化させる段階と、酸化工程を行い、前記ゲートパターンの側壁に酸化膜を形成すると同時に、単結晶化された前記第１導電膜を絶縁膜に変化させる段階とを含む。
前記第２導電膜を形成した後、前記第２導電膜上にゲート電極膜およびハードマスク膜を順次積層して形成する段階とをさらに含む。
前記トンネル絶縁膜上に残留する前記第１導電膜の厚さは３０Å〜５０Åである。
本発明の一実施例によれば、半導体メモリ素子のゲートパターンエッチング工程の際にトンネル絶縁膜上に一定の厚さの導電膜を残留させた後、後続のイオン注入工程の際に残留する導電膜を単結晶化させて抵抗を増加させた後、酸化工程を行って絶縁膜化させる。これにより、ゲートパターンエッチング工程の際にトンネル絶縁膜の露出を防止し、洗浄工程の際に発生するトンネル絶縁膜のエッチング損傷を抑制して素子の電気的特性を改善することができる。
以下に添付図面を参照しながら、本発明の好適な実施例を詳細に説明する。ところが、これらの実施例は様々な形に変形できるが、本発明の範囲を限定するものではない。これらの実施例は、本発明の開示を完全たるものにし且つ当該技術分野における通常の知識を有する者に本発明の範疇をより完全に知らせるために提供されるものである。なお、本発明の範囲は特許請求の範囲によって理解されるべきである。
図２〜図５は本発明の一実施例に係る半導体メモリ素子の製造方法を説明するための素子の断面図である。
図２を参照すると、半導体基板１００上にトンネル絶縁膜１０１、第１導電膜となるフローティングゲート用導電膜１０２、誘電体膜１０３、第２導電膜となるコントロールゲート用導電膜１０４、ゲート電極膜１０５、およびハードマスク膜１０６を順次積層して形成する。
この際、フローティングゲート用導電膜１０２およびコントロールゲート用導電膜１０４は、ポリシリコン膜を用いて使用することができ、誘電体膜１０３は、第１酸化膜１０３ａ、窒化膜１０３ｂおよび第２酸化膜１０３ｃからなるＯＮＯ(Oxide/Nitride/Oxide；下部酸化膜/窒化膜/上部酸化膜)構造で形成することが好ましい。ゲート電極膜１０５はタングステン（Ｗ）膜で形成することが好ましい。
フローティングゲート用導電膜１０２は、不純物が含有されていない非晶質ポリシリコン膜と、不純物が含有されたポリシリコン膜とから構成された二重膜で形成することが好ましい。
図示してはいないが、コントロールゲート用導電膜１０４を形成した後、第２導電膜となるコントロールゲート用導電膜１０４上にゲート電極膜１０５を形成する前に拡散防止膜を形成することが好ましい。
図３を参照すると、ハードマスク膜１０６上にフォトレジストパターンを形成した後、これを用いたエッチング工程によってハードマスク膜１０６をパターニングする。その後、パターニングされたハードマスク膜１０６を用いたエッチング工程を行い、ゲート電極膜１０５、コントロールゲート用導電膜１０４、誘電体膜１０３、およびフローティングゲート用導電膜１０２をパターニングしてゲートパターンを形成する。この際、ゲートパターンと隣接した半導体基板１００上に形成された絶縁膜１０１の上部にフローティングゲート用導電膜１０２を一部所定の厚さ残留させる。この際、残留する第１導電膜となるフローティングゲート用導電膜１０２の厚さが３０Å〜５０Åとなるようにエッチング工程を制御することが好ましい。
その後、洗浄工程を行い、ゲートパターン形成のためのエッチング工程の際に発生する不純物（ポリマーを含む）を除去する。この際、トンネル絶縁膜１０１は露出しないため、エッチング損傷を受けない。
図４を参照すると、イオン注入工程を行って半導体基板１００上にソース／ドレイン領域を形成すると同時に、露出する多結晶のフローティングゲート用導電膜１０２ａを単結晶化させる。即ち、半導体基板１００内にソース／ドレイン領域を形成する。これは、多結晶のフローティングゲート用導電膜１０２ａがイオン注入工程の際に注入されるイオンによって連結構造が切れて単結晶化されることを利用する。これにより、単結晶化されたフローティングゲート用導電膜１０２ａは、抵抗が増加し且つ他の物質と反応し易い。
イオン注入工程は、フローティングゲート用導電膜１０２ａの厚さによって投射範囲(Projected Range；Ｒｐ)が変化することを制御するために、１５ＫｅＶ〜２５ＫｅＶのエネルギーを用いて行うことが好ましい。
図５を参照すると、酸化工程を行ってゲートパターンの側壁に酸化膜１０７を形成すると同時に、フローティングゲート用導電膜１０２ａを酸化させ、酸化膜に変化させる。これにより、酸化したフローティングゲート用導電膜１０２ａは絶縁膜となる。よって、ゲートパターンはそれぞれ隣接したゲートパターンと絶縁される。
本発明の技術思想は前記好適な実施例によって具体的に記述されたが、前述した実施例は、本発明を説明するためのもので、制限するものではないことに留意すべきである。また、本発明の技術分野における通常の知識を有する者であれば、本発明の技術思想の範囲内で多様な実施が可能であることを理解することができるであろう。
本発明の活用例として、半導体メモリ素子の製造方法に適用出来、特に、ゲートパターンエッチング工程の際に露出するトンネル絶縁膜を保護してエッチング損傷を防止することが可能な半導体メモリ素子の製造方法に適用出来る。
従来の技術に係る半導体メモリ素子の製造方法を説明するための素子の断面図である。 本発明の一実施例に係る半導体メモリ素子の製造方法を説明するための素子の断面図である。 本発明の一実施例に係る半導体メモリ素子の製造方法を説明するための素子の断面図である。 本発明の一実施例に係る半導体メモリ素子の製造方法を説明するための素子の断面図である。 本発明の一実施例に係る半導体メモリ素子の製造方法を説明するための素子の断面図である。
符号の説明
１００…半導体基板
１０１…トンネル絶縁膜
１０２…フローティングゲート導電膜
１０３…誘電体膜
１０４…コントロールゲート用導電膜
１０５…ゲート電極膜
１０６…ハードマスク膜
１０７…酸化膜

Claims (7)

  1. 半導体基板上にトンネル絶縁膜、フローティングゲート用導電膜、誘電体膜、コントロールゲート用導電膜を順次積層して形成する段階と、
    前記コントロールゲート用導電膜、誘電体膜、およびフローティングゲート用導電膜をエッチングしてゲートパターンを形成するが、前記トンネル絶縁膜上に前記フローティングゲート用導電膜を所定の厚さ残留させる段階と、
    イオン注入工程を行い、前記半導体基板内にソース／ドレイン領域を形成する段階と、
    酸化工程を行い、前記ゲートパターンの側壁に酸化膜を形成すると同時に、前記フローティングゲート用導電膜を絶縁膜に変化させる段階と、
    を含むことを特徴とする、半導体メモリ素子の製造方法。
  2. 前記イオン注入工程は、前記トンネル絶縁膜上に残留する前記フローティングゲート用導電膜を単結晶化させて抵抗を増加させることを特徴とする、請求項１に記載の半導体メモリ素子の製造方法。
  3. 前記トンネル絶縁膜上に残留する前記フローティングゲート用導電膜の厚さは３０Å〜５０Åであることを特徴とする、請求項１に記載の半導体メモリ素子の製造方法。
  4. 半導体基板上にトンネル絶縁膜、第１導電膜、誘電体膜、および第２導電膜を順次積層して形成する段階と、
    前記第２導電膜、前記誘電体膜、および前記第１導電膜をエッチングしてゲートパターンを形成するが、前記トンネル絶縁膜上に前記第１導電膜を残留させて前記トンネル絶縁膜の露出を防止させる段階と、
    洗浄工程を行い、前記ゲートパターンを形成するためのエッチング工程の際に発生する不純物を除去する段階と、
    イオン注入工程を行い、前記トンネル絶縁膜上に残留する前記第１導電膜を単結晶化させる段階と、
    酸化工程を行い、前記ゲートパターンの側壁に酸化膜を形成すると同時に、単結晶化された前記第１導電膜を絶縁膜に変化させる段階と、
    を含むことを特徴とする、半導体メモリ素子の製造方法。
  5. 前記第２導電膜を形成した後、前記第２導電膜上にゲート電極膜およびハードマスク膜を順次積層して形成する段階とをさらに含むことを特徴とする、請求項４に記載の半導体メモリ素子の製造方法。
  6. 前記トンネル絶縁膜上に残留する前記第１導電膜の厚さは３０Å〜５０Åであることを特徴とする、請求項４に記載の半導体メモリ素子の製造方法。
  7. 前記イオン注入工程は１５ＫｅＶ〜２５ＫｅＶのエネルギーを用いて行うことを特徴とする、請求項１または請求項４に記載の半導体メモリ素子の製造方法。
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