JP2007165829A - フラッシュメモリ素子のゲート形成方法 - Google Patents

フラッシュメモリ素子のゲート形成方法 Download PDF

Info

Publication number
JP2007165829A
JP2007165829A JP2006171348A JP2006171348A JP2007165829A JP 2007165829 A JP2007165829 A JP 2007165829A JP 2006171348 A JP2006171348 A JP 2006171348A JP 2006171348 A JP2006171348 A JP 2006171348A JP 2007165829 A JP2007165829 A JP 2007165829A
Authority
JP
Japan
Prior art keywords
film
dielectric film
etching
polysilicon film
forming
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
JP2006171348A
Other languages
English (en)
Inventor
Chan Sun Hyun
燦 順 玄
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
Hynix Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hynix Semiconductor Inc filed Critical Hynix Semiconductor Inc
Publication of JP2007165829A publication Critical patent/JP2007165829A/ja
Ceased legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region

Abstract

【課題】誘電体膜エッチングに際して、レシピを調節してエッチングすることにより、半導体基板の活性領域に生じるアタックを防止するフラッシュメモリ素子のゲート形成方法を提供する。
【解決手段】半導体基板１００に画定された活性領域にトンネル酸化膜及び第１ポリシリコン膜を形成し、フィールド領域に素子分離膜１０６を形成する工程と、活性領域及びフィールド領域を含んだ全体構造の上部に誘電体膜、第２ポリシリコン膜、タングステンシリサイド膜及びハードマスク膜を積層する工程と、ハードマスク膜、タングステンシリサイド膜、第２ポリシリコン膜の所定の領域をエッチングして誘電体膜を露出させる工程と、露出した誘電体膜の上部を除去する工程と、活性領域の第１ポリシリコン膜の一部を除去して誘電体膜のホーンを形成する工程と、第１ポリシリコン膜及び誘電体膜のホーンの一部を除去する工程と、ホーンを完全に除去する工程とを含む。
【選択図】図２ｅ

Description

本発明は、フラッシュメモリ素子のゲート形成方法に係り、特に、ゲートエッチング工程のうち誘電体膜エッチングを行う際にレシピを調節してエッチングすることにより、半導体基板の活性領域に生じるアタック(Attack)を防止することが可能なフラッシュメモリ素子のゲート形成方法に関する。
フラッシュメモリ素子は、プログラミング及び消去可能な特性を持つＥＰＲＯＭと、電気的にプログラミング及び消去可能な特性を持つＥＥＰＲＯＭの利点を生かして製造された素子である。かかるフラッシュメモリ素子は、１つのトランジスターをもって１ビットの記憶状態を実現し、電気的にプログラミング及び消去を行うことが可能である。
この種のフラッシュメモリセルは、通常、シリコン基板上にフローティングゲートを備える垂直積層型のゲート構造を持つ。多層ゲート構造は、通常、１つ以上のトンネル酸化膜あるいは誘電体膜と、前記フローティングゲートの上部または周辺に形成された制御ゲートとを備える。
以下、従来のフラッシュメモリ素子のゲート形成工程を簡略に説明しながら、従来の技術における問題点を導出する。
半導体基板の上部に所定の厚さのトンネル酸化膜、フローティングゲート用の第１ポリシリコン膜及び窒化膜を順次に形成する。
窒化膜の上部にフォトレストパターンを形成した後、フォトレストパターンをマスクとして、窒化膜、第１ポリシリコン膜、トンネル酸化膜及び半導体基板の一部をエッチングしてトレンチを形成する。次に、ギャップフィル工程を行ってフィールド領域を形成した後、前記窒化膜を除去する。
次いで、洗浄工程を行った後、誘電体膜、制御ゲート用の第２ポリシリコン膜、タングステンシリサイド膜及びハードマスク膜を形成する。
ゲートのエッチング工程により、活性領域及びフィールド領域のハードマスク膜、タングステンシリサイド膜及び第２ポリシリコン膜を順次エッチングした後、活性領域の誘電体膜及び第１ポリシリコン膜のエッチングと同時に、フィールド領域の誘電体膜及びギャップフィルされた酸化膜の一部がエッチングされる。
ここで、前記ゲートエッチング工程は、例えば、ＤＰＳポリチャンバーという同一のチャンバーで行われるが、ハードマスク膜、タングステンシリサイド膜、第２ポリシリコン膜は、オキサイドに対する高選択比のレシピを用いて誘電体膜が露出するまでエッチングし、誘電体膜のエッチング工程は、オキサイドとポリ(Poly)のエッチング比が１：１となるレシピを用いて、誘電体膜と第１ポリシリコン膜が同一の割合にてエッチングされるように行う。
しかしながら、活性領域及びフィールド領域における誘電体膜のエッチング工程に際して、フィールド領域の誘電体膜及びギャップフィルされた酸化膜の一部のエッチングと共に、活性領域の半導体基板のトップコーナー(Top Corner)も一部エッチングされてしまい、アタックが生じるという問題点がある。
本発明の目的は、ゲートのエッチング工程中における誘電体膜のエッチングに際して、レシピを多段階に調節してエッチングすることにより、活性領域の半導体基板のトップコーナーに生じるアタックを防止することが可能なフラッシュメモリ素子のゲート形成方法を提供することにある。
また、本発明の他の目的は、アタックを防止するための別途のスペーサの形成及びエッチング工程が不要になるため、工程の段階を減らすことが可能なフラッシュメモリ素子のゲート形成方法を提供することにある。
本発明のフラッシュメモリ素子のゲート形成方法は、（ａ）活性領域とフィールド領域が画定された半導体基板の前記活性領域にトンネル酸化膜及び第１ポリシリコン膜を形成し、前記フィールド領域に素子分離膜を形成する工程と、（ｂ）前記活性領域及びフィールド領域を含んだ全体構造の上部に誘電体膜、第２ポリシリコン膜、タングステンシリサイド膜及びハードマスク膜を積層する工程と、（ｃ）前記ハードマスク膜、タングステンシリサイド膜、第２ポリシリコン膜の所定の領域をエッチングして誘電体膜を露出させる工程と、（ｄ）前記活性領域及びフィールド領域の前記露出した誘電体膜の上部を除去する工程と、（ｅ）前記活性領域の前記第１ポリシリコン膜の一部を除去して誘電体膜のホーンを形成する工程と、（ｆ）前記活性領域の前記第１ポリシリコン膜及び前記誘電体膜のホーンの一部を除去する工程と、（ｇ）前記活性領域の前記第１ポリシリコン膜及び前記誘電体膜のホーンを完全に除去する工程とを含む。
前記第１ポリシリコン膜は、８００〜１２００Åの厚さに形成する。
前記（ｄ）工程で誘電体膜の上部を除去した後、前記第１ポリシリコン膜と第１ポリシリコン膜の側壁に残留した誘電体膜を１００〜３００Åだけエッチングする。
前記エッチング工程は、ＣＨ４ガスを用いて、オキサイドとポリに対するエッチング率を１：１にするレシピに基づいて約１００〜３００Åをエッチングする。
前記（ｅ）工程では、ポリのエッチング率は高く、オキサイドに対するエッチング率は比較的に低いように、ＨＢｒ及びＨｅの混合ガス、ＨＢｒ及びＯ２の混合ガスまたはＣｌ２及びＯ２の混合ガスを用いて行う。
前記（ｆ）工程では、ＣＨ４ガスを用いて、オキサイドとポリに対するエッチング率を１：１にするレシピに基づいて約１００〜３００Åをエッチングする。
前記（ｅ）工程において、誘電体膜のホーンは、前記第１ポリシリコン膜より２００〜４００Å高く形成される。
前記（ｇ）工程では、ポリのエッチング率は高く、オキサイドに対するエッチング率は比較的に低いように、ＨＢｒ及びＨｅの混合ガス、ＨＢｒ及びＯ２の混合ガス、またはＣｌ２及びＯ２の混合ガスを用いて行う。
本発明によれば、ゲートエッチング工程中における誘電体膜のエッチングに際し、レシピを多段階に調節してエッチングすることにより、活性領域の半導体基板のトップコーナー部に生じるアタックを防止することができる。
また、本発明は、アタックを防止するために別途のスペーサの形成及びエッチング工程が不要になり、工程の段階を減らすことができる。
以下、添付図に基づいて本発明によるフラッシュメモリ素子のゲート形成方法の好適な実施形態について詳細に説明する。
図１は、本発明に適用されるフラッシュメモリ素子におけるセルアレイ領域の一部を示す平面図である。また、図２（ａ）〜（ｅ）は図１のＡ−Ａ線に沿って切り取った状態で、本発明の一実施形態に係るフラッシュメモリ素子のゲート形成工程を示した半導体素子の断面図である。
図１及び図２（ａ）に示すように、半導体基板１００の上部に所定の厚さのトンネル酸化膜１０２、フローティングゲート用の第１ポリシリコン膜１０４及び窒化膜（図示せず）を順次形成する。ここで、前記第１ポリシリコン膜１０４は、８００〜１２００Åと厚く形成する。
窒化膜（図示せず）の上部にフォトレジストパターン（図示せず）を形成した後、フォトレジストパターン（図示せず）をマスクとして、窒化膜（図示せず）、第１ポリシリコン膜１０４、トンネル酸化膜１０２及び半導体基板１００の一部をエッチングしてトレンチを形成する。
酸化膜１０６によりギャップフィル工程を行ってフィールド領域を形成した後、前記窒化膜（図示せず）を除去し、次いで、化学機械的研磨（Chemical Mechanical Polishing；ＣＭＰ）工程及び洗浄工程を行い、有効フィールド酸化膜の高さ（Effective Field Oxide Height；ＥＦＨ）を調節する。ここで、第１ポリシリコン膜１０４の厚さは、約８００Å程度に維持させる。
全体構造の上部に誘電体膜１０８、制御ゲート用の第２ポリシリコン膜（図示せず）、タングステンシリサイド膜（図示せず）及びハードマスク膜（図示せず）を形成した後、同一のチャンバーで誘電体膜１０８が露出するまで前記ハードマスク膜（図示せず）、タングステンシリサイド膜（図示せず）及び第２ポリシリコン膜（図示せず）の一部をエッチングするゲートエッチング工程を行う。
図２（ａ）の工程を終えた次工程を示す図２（ｂ）において、ゲートのエッチング工程のうち、誘電体膜１０８及び第１ポリシリコン膜１０４をエッチングするための第１エッチング工程を行う。
第１エッチング工程は、誘電体膜１０８の上部を除去した後、第１ポリシリコン膜１０４と第１ポリシリコン膜１０４の側壁の誘電体膜１０８とを同時にエッチングするための工程であって、ＣＨ４ガスを用いて、オキサイドとポリに対するエッチング率を１：１にするレシピに基づいて約１００〜３００Åをエッチングする。
次に、図２（ｃ）に示す工程において、第１ポリシリコン膜１０４をエッチングするための第２エッチング工程を行う。
第２エッチング工程は、ポリのエッチング率は高く、オキサイドに対するエッチング率は比較的に低いように、ＨＢｒ及びＨｅの混合ガス、ＨＢｒ及びＯ２の混合ガス、またはＣｌ２及びＯ２の混合ガスを用いて行う。
すると、第１ポリシリコン膜１０４は、約１００〜３００Åだけエッチングされるが、第１ポリシリコン膜１０４の側壁に残留している誘電体膜１０８は、エッチングされないため誘電体膜のホーン１０８ａが形成される。誘電体膜のホーン１０８ａは、前記エッチングされた第１ポリシリコン膜１０４の高さより２００〜４００Åさらに高く形成する。
次に、図２（ｄ）に示す工程において、誘電体膜のホーン１０８ａ及び第１ポリシリコン膜１０４をエッチングするための第３エッチング工程を行う。
第３エッチング工程は、図２（ｂ）の工程と同様に、誘電体膜のホーン１０８ａと第１ポリシリコン膜１０４を同時にエッチングするための工程であり、ＣＨ４ガスを用いて、オキサイドとポリに対するエッチング率を１：１にするレシピに基づいて約１００〜３００Åをエッチングして誘電体膜のホーン１０８ａを少量残留させる。
次に、図２（ｅ）に示す工程において、ポリのエッチング率は高く、オキサイドに対するエッチング率は比較的低いように、ＨＢｒ及びＨｅの混合ガス、ＨＢｒ及びＯ２の混合ガスまたはＣｌ２及びＯ２の混合ガスを用いて残余の第１ポリシリコン膜１０４を除去する。これと同時に、図２（ｄ）の工程で少量残留した誘電体膜のホーン１０８ａも除去するための第４エッチング工程を行う。次いで、洗浄工程を行い、トンネル酸化膜１０２を除去する。
上述したように、本発明は、ゲートのエッチング工程中における誘電体膜１０８のエッチングに際して、レシピを多段階に調節してエッチングすることにより、活性領域の半導体基板１００のトップコーナー部に生じるアタックを防止することができる。
また、本発明は、アタックを防止するために別途のスペーサの形成及びエッチング工程が不要になり、工程の段階を減らすことができる。
以上、本発明を図示の実施形態によって説明したが、これらの実施形態は単なる例示的なものに過ぎない。当該技術分野における通常の知識を有する者であれば、それらの実施例より各種変更例及び修正例に想到し得ることが理解できるであろう。よって、本発明の真の技術的な保護範囲は、特許請求の範囲に記載の技術的な思想によって定められるべきである。
本発明に適用されるフラッシュメモリ素子におけるセルアレイ領域の一部を示す平面図。 図１のＡ−Ａ線に沿って切り取った状態で本発明の一実施形態に係るフラッシュメモリ素子のゲート形成工程を示す半導体素子の断面図。 同ゲート形成工程の次工程を示す断面図。 同ゲート形成工程の次工程を示す断面図。 同ゲート形成工程の次工程を示す断面図。 同ゲート形成工程の次工程を示す断面図。
符号の説明
１００ 半導体基板
１０２ トンネル酸化膜
１０６ 酸化膜
１０８ 誘電体膜
１０８ａ 誘電体膜のホーン

Claims (8)

  1. （ａ）活性領域とフィールド領域が画定された半導体基板の前記活性領域にトンネル酸化膜及び第１ポリシリコン膜を形成し、前記フィールド領域に素子分離膜を形成する工程と、
    （ｂ）前記活性領域及びフィールド領域を含んだ全体構造の上部に誘電体膜、第２ポリシリコン膜、タングステンシリサイド膜及びハードマスク膜を積層する工程と、
    （ｃ）前記ハードマスク膜、タングステンシリサイド膜、第２ポリシリコン膜の所定の領域をエッチングして誘電体膜を露出させる工程と、
    （ｄ）前記活性領域及びフィールド領域の前記露出した誘電体膜の上部を除去する工程と、
    （ｅ）前記活性領域の前記第１ポリシリコン膜の一部を除去して誘電体膜のホーンを形成する工程と、
    （ｆ）前記活性領域の前記第１ポリシリコン膜及び前記誘電体膜のホーンの一部を除去する工程と、
    （ｇ）前記活性領域の前記第１ポリシリコン膜及び前記誘電体膜のホーンを完全に除去する工程と、
    を含むことを特徴とするフラッシュメモリ素子のゲート形成方法。
  2. 前記第１ポリシリコン膜は、８００〜１２００Åに形成することを特徴とする請求項１に記載のフラッシュメモリ素子のゲート形成方法。
  3. 前記（ｄ）工程において、誘電体膜の上部を除去した後、前記第１ポリシリコン膜と第１ポリシリコン膜の側壁に残留した誘電体膜を１００〜３００Åだけエッチングすることを特徴とする請求項１に記載のフラッシュメモリ素子のゲート形成方法。
  4. 前記エッチングは、ＣＨ４ガスを用いて、オキサイドとポリに対するエッチング率を１：１にするレシピに基づいて約１００〜３００Åをエッチングすることを特徴とする請求項３に記載のフラッシュメモリ素子のゲート形成方法。
  5. 前記（ｅ）工程では、ポリのエッチング率は高く、オキサイドに対するエッチング率は比較的に低いように、ＨＢｒ及びＨｅの混合ガス、ＨＢｒ及びＯ２の混合ガス、またはＣｌ２及びＯ２の混合ガスを用いて行うことを特徴とする請求項１に記載のフラッシュメモリ素子のゲート形成方法。
  6. 前記（ｆ）工程では、ＣＨ４ガスを用いて、オキサイドとポリに対するエッチング率を１：１にするレシピに基づいて約１００〜３００Åをエッチングすることを特徴とする請求項１に記載のフラッシュメモリ素子のゲート形成方法。
  7. 前記（ｅ）工程で形成された誘電体膜のホーンは、前記第１ポリシリコン膜より２００〜４００Å高く形成されることを特徴とする請求項１に記載のフラッシュメモリ素子のゲート形成方法。
  8. 前記（ｇ）工程では、ポリのエッチング率は高く、オキサイドに対するエッチング率は比較的に低いように、ＨＢｒ及びＨｅの混合ガス、ＨＢｒ及びＯ２の混合ガス、またはＣｌ２及びＯ２の混合ガスを用いて行うことを特徴とする請求項１に記載のフラッシュメモリ素子のゲート形成方法。
JP2006171348A 2005-12-12 2006-06-21 フラッシュメモリ素子のゲート形成方法 Ceased JP2007165829A (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050121685A KR100672119B1 (ko) 2005-12-12 2005-12-12 플래시 메모리 소자의 게이트 형성 방법

Publications (1)

Publication Number Publication Date
JP2007165829A true JP2007165829A (ja) 2007-06-28

Family

ID=38014377

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2006171348A Ceased JP2007165829A (ja) 2005-12-12 2006-06-21 フラッシュメモリ素子のゲート形成方法

Country Status (3)

Country Link
US (1) US7300844B2 (ja)
JP (1) JP2007165829A (ja)
KR (1) KR100672119B1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009278098A (ja) * 2008-05-13 2009-11-26 Hynix Semiconductor Inc フラッシュメモリ素子及びその製造方法

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100811280B1 (ko) * 2007-03-30 2008-03-07 주식회사 하이닉스반도체 불휘발성 메모리 소자 및 그 제조방법
TWI343634B (en) * 2007-07-03 2011-06-11 Nanya Technology Corp Method for manufacturing flash memory
KR100874434B1 (ko) 2007-07-31 2008-12-17 주식회사 하이닉스반도체 비휘발성 메모리 소자의 제조방법

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005142525A (ja) * 2003-11-03 2005-06-02 Hynix Semiconductor Inc フラッシュメモリ素子の製造方法
JP2005286155A (ja) * 2004-03-30 2005-10-13 Toshiba Corp 半導体記憶装置及び半導体記憶装置の製造方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6617241B1 (en) * 2003-01-15 2003-09-09 Institute Of Microelectronics Method of thick film planarization
US7183205B2 (en) * 2004-06-08 2007-02-27 Macronix International Co., Ltd. Method of pitch dimension shrinkage

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005142525A (ja) * 2003-11-03 2005-06-02 Hynix Semiconductor Inc フラッシュメモリ素子の製造方法
JP2005286155A (ja) * 2004-03-30 2005-10-13 Toshiba Corp 半導体記憶装置及び半導体記憶装置の製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009278098A (ja) * 2008-05-13 2009-11-26 Hynix Semiconductor Inc フラッシュメモリ素子及びその製造方法

Also Published As

Publication number Publication date
US7300844B2 (en) 2007-11-27
KR100672119B1 (ko) 2007-01-19
US20070134877A1 (en) 2007-06-14

Similar Documents

Publication Publication Date Title
US7700472B2 (en) Method of forming a gate of a semiconductor device
KR100578656B1 (ko) 플래시 메모리 소자의 플로팅 게이트 형성방법
US7390716B2 (en) Method of manufacturing flash memory device
CN1988117B (zh) 快闪存储器件的制造方法
US7413960B2 (en) Method of forming floating gate electrode in flash memory device
JP2006332584A (ja) 半導体素子の製造方法
JP2007165829A (ja) フラッシュメモリ素子のゲート形成方法
JP2008091368A (ja) 半導体装置及びその製造方法
JP2006253643A (ja) 半導体素子のゲート電極パターン形成方法
JP2007013170A (ja) フラッシュメモリ素子、その駆動方法および製造方法
KR101002519B1 (ko) 플래쉬 메모리 소자의 제조 방법
KR100719738B1 (ko) 플래쉬 메모리 소자, 그 구동 방법 및 제조 방법
KR100840645B1 (ko) 플래시 메모리 소자의 제조 방법
JP2005183916A (ja) フラッシュ素子の製造方法
KR100624947B1 (ko) 플래시 메모리 소자 및 그 제조 방법
JP2007150239A (ja) フラッシュメモリ素子のゲート形成方法
JP2007165826A (ja) 半導体素子のゲート形成方法
JP2010034291A (ja) 不揮発性半導体記憶装置の製造方法
KR20080078189A (ko) 낸드 플래시 메모리 소자의 제조방법
KR100651595B1 (ko) 플래시 메모리소자 및 그 제조방법
KR100672120B1 (ko) 플래시 메모리 소자의 게이트 형성 방법
KR20100019633A (ko) 반도체 소자의 제조 방법
KR20060118734A (ko) 플래시 메모리 소자의 제조 방법
JP2008010483A (ja) 半導体装置およびその製造方法
KR20070076625A (ko) 반도체 소자의 제조 방법

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20090525

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120522

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20120524

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120820

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20130226

A045 Written measure of dismissal of application [lapsed due to lack of payment]

Free format text: JAPANESE INTERMEDIATE CODE: A045

Effective date: 20130625