JP2007150239A - フラッシュメモリ素子のゲート形成方法 - Google Patents

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Abstract

【課題】 ゲートエッチング工程を同一のチャンバ内で行い、コントロールゲートとフローティングゲート間のゲート幅比を改善してデバイスの特性を向上させるフラッシュメモリ素子のゲート形成方法を提供する。
【解決手段】 半導体基板上にトンネル酸化膜、フローティングゲート用第１ポリシリコン膜、誘電体膜、コントロールゲート用第２ポリシリコン膜、タングステンシリサイド膜およびハードマスク膜を順次形成する工程と、前記ハードマスク膜、タングステンシリサイド膜、第２ポリシリコン膜および誘電体膜の一部をエッチングして第１ポリシリコン膜を露出させる工程と、前記露出した第１ポリシリコン膜およびトンネル酸化膜をエッチングしてゲートを形成するが、前記第１ポリシリコン膜のエッチング工程の際、前記ゲートを成す第１ポリシリコン膜の側壁が所定の幅エッチングされるようにして前記第１ポリシリコン膜と第２ポリシリコン膜間のゲート幅比を増加させる工程とを含む。
【選択図】 図１

Description

本発明は、フラッシュメモリ素子のゲート形成方法に係り、特にＳＡ−ＳＴＩ（Self
Align-Shallow Trench Isolation）法が適用される７０ナノ以下のＮＡＮＤフラッシュデバイスでゲートブリッジを改善し、コントロールゲートとフローティングゲート間のゲート幅比を改善してデバイスの特性を向上させることが可能なフラッシュメモリ素子のゲート形成方法に関する。
フラッシュメモリ素子は、プログラミングおよび消去特性を備えたＥＰＲＯＭと、電気的にプログラミング及び消去を行う特性を有するＥＥＰＲＯＭの長所を生かして製造された素子である。このようなフラッシュメモリ素子は、一つのトランジスタとして１ビットの記憶状態を実現し、電気的にプログラミングと消去を行うことができる。
この種のフラッシュメモリセルは、一般に、シリコン基板上に形成されたフローティングゲートを備える垂直積層型ゲート構造を持つ。多層ゲート構造は、典型的に少なくとも一つのトンネル酸化膜または誘電体膜と、前記フローティングゲートの上部または周辺に形成されたコントロールゲートとを含む。
以下、従来のフラッシュメモリ素子のゲート形成工程を簡略に説明する。
半導体基板上にトンネル酸化膜を形成した後、例えばポリシリコンで半導体基板の活性領域にのみ第１ポリシリコン膜を形成し、第１ポリシリコン膜上に素子分離膜の一部と重なるように第２ポリシリコン膜を形成する。前記第１ポリシリコン膜および第２ポリシリコン膜は、フローティングゲートとして使用する。
全体構造上に誘電体膜（セルストリング領域の場合）、コントロールゲートとして用いられる第３ポリシリコン膜、タングステンシリサイド膜及びハードマスク膜を形成した後、ゲート形成のために、前記ハードマスク膜、タングステンシリサイド膜、第３ポリシリコン膜、誘電体膜、第２ポリシリコン膜、第１ポリシリコン膜およびトンネル酸化膜の一部を順次エッチングする。それにより、ゲートが形成される。
ところが、上述した従来のフラッシュメモリ素子のゲート形成方法は、ゲートを形成するためのエッチング工程を相異なるチャンバで行わなければならないという不便さがあり、特に第１ポリシリコン膜とフィールド酸化膜の界面プロファイルは、ＳＡ−ＳＴＩエッチング工程の際に形成された傾斜プロファイルによって第１ポリシリコン膜がフィールド酸化膜の下に存在してゲートエッチング工程の際に残留物のソースとなるという問題点がある。
また、誘電体膜付近のゲート幅とトンネル酸化膜付近のゲート幅との比は、セル特性に非常に重要な変数である。すなわち、トンネル酸化膜付近の幅より誘電体膜付近の幅が大きいほど、セルのカップリング比が増加してセル特性が向上するにも拘らず、従来の技術は、ＨＢｒ／Ｏ２系列のガスのみを用いてフローティングゲートをエッチングすることにより、そのプロファイルが不適になってコントロールゲートとフローティングゲート間の高いゲート幅比を得ることができないという問題点がある。
そこで、本発明の目的は、ゲートエッチング工程を同一のチャンバー内で行って７０ナノ以下のＮＡＮＤフラッシュデバイスでゲートブリッジを改善し、フローティングゲートエッチングの際にバイアスパワーを調節してコントロールゲートとフローティングゲート間のゲート幅比を改善することにより、デバイスの特性を向上させることが可能なフラッシュメモリ素子のゲート形成方法を提供することにある。
上記目的を達成するために、本発明の一実施例に係るフラッシュメモリ素子のゲート形成方法は、半導体基板上にトンネル酸化膜、フローティングゲート用第１ポリシリコン膜、誘電体膜、コントロールゲート用第２ポリシリコン膜、タングステンシリサイド膜およびハードマスク膜を順次形成する段階と、前記ハードマスク膜、タングステンシリサイド膜、第２ポリシリコン膜および誘電体膜の一部をエッチングして第１ポリシリコン膜を露出させる段階と、前記露出した第１ポリシリコン膜およびトンネル酸化膜をエッチングしてゲートを形成するが、前記第１ポリシリコン膜のエッチング工程の際、前記ゲートを成す第１ポリシリコン膜の側壁が所定の幅エッチングされるようにして前記第１ポリシリコン膜と第２ポリシリコン膜間のゲート幅比を増加させる段階とを含む。
前記第１ポリシリコン膜のエッチング工程は、ＣＦ４ガスをプラズマ状態に変形したイオンを８０〜１００Ｗの低いバイアスパワーで行う。
また、本発明の他の実施例に係るフラッシュメモリ素子のゲート形成方法は、ＤＰＳ、ＤＳＰ＋またはＤＳＰ２チャンバー内でゲートエッチング工程を行うフラッシュメモリ素子のゲート形成方法において、半導体基板上にトンネル酸化膜、フローティングゲート用第１ポリシリコン膜、誘電体膜、コントロールゲート用第２ポリシリコン膜、タングステンシリサイド膜およびハードマスク膜を順次形成する段階と、前記ハードマスク膜およびタングステンシリサイド膜の一部をエッチングするが、タングステンシリサイド膜の主エッチング工程とタングステンシリサイド膜のオーバーエッチング工程を行う段階と、前記第２ポリシリコン膜のエッチング工程を行う段階と、前記誘電体膜、第１ポリシリコン膜およびトンネル酸化膜をエッチングするが、第１ポリシリコン膜の主エッチング工程と第１ポリシリコン膜のオーバーエッチング工程を行う段階とを含む。
前記タングステンシリサイド膜の主エッチング工程は、４〜１５ｍＴの圧力、３００〜１０００Ｗのトップパワー、３０〜１５０Ｗのバイアスパワー、１０〜３０ＳＣＣＭのＮＦ３、１０〜１００ＳＣＣＭのＣｌ２、１〜１０ＳＣＣＭのＯ２、１０〜５０ＳＣＣＭのＮ２、５０〜２００ＳＣＣＭのＨｅの下で行う。
前記タングステンシリサイド膜の主エッチング工程は、エッチングターゲットを、前記ＤＰＳ、ＤＳＰ＋またはＤＳＰ２チャンバー装備に取り付けられたＥＰＤシステムを活用して調節し、周辺回路領域の広いパターンの第２ポリシリコン膜が露出する地点にして行う。
前記ＮＦ３ガスの代わりにＣＦ４またはＳＦ６ガスを使用することができる。
前記タングステンシリサイド膜のオーバーエッチング工程は、１０〜３０ｍＴの圧力、３００〜１０００Ｗのトップパワー、２０〜５０Ｗのバイアスパワー、５０〜１５０ＳＣＣＭのＣｌ２、５０〜２００ＳＣＣＭのＨｅ、１〜１０ＳＣＣＭのＮ２の下で行う。
前記タングステンシリサイド膜のオーバーエッチング工程は、エッチングターゲットを、主エッチング工程に使用されたＥＰＤタイムの４０〜８０％に該当するように調節して行う。
前記第２ポリシリコン膜のエッチング工程は、１０〜８０ｍＴの圧力、３００〜１０００Ｗのトップパワー、５０〜２００Ｗのバイアスパワー、５０〜２００ＳＣＣＭのＨＢｒ、０〜１０ＳＣＣＭのＯ２、０〜２００ＳＣＣＭのＨｅの下で行う。
前記第２ポリシリコン膜エッチング工程のエッチングターゲットは、ウェーハ全領域で誘電体膜の上部に存在する第２ポリシリコン膜が除去される地点にする。
前記第１ポリシリコン膜の主エッチング工程は、２〜１０ｍＴの圧力、４００〜６００Ｗのトップパワー、８０〜１００Ｗのバイアスパワーの下でＣＦ４ガスを用いて行う。
前記第１ポリシリコン膜の主エッチング工程は、エッチングターゲットを、ＤＰＳ装備に取り付けられたＥＰＤシステムを活用して調節し、周辺回路領域の広いパターンのトンネル酸化膜が露出する地点まで行い、ＥＰＤタイムは、５〜３０％さらに行う。
前記第１ポリシリコン膜のオーバーエッチング工程は、１０〜８０ｍＴの圧力、３００〜１０００Ｗのトップパワー、５０〜２００Ｗのバイアスパワー、５０〜２００ＳＣＣＭのＨＢｒ、０〜５ＳＣＣＭのＯ２、０〜２００ＳＣＣＭのＨｅの下で行う。
本発明によれば、ゲートエッチング工程を同一のチャンバー内で行って７０ナノ以下のＮＡＮＤフラッシュデバイスでゲートブリッジを改善し、フローティングゲートエッチングの際にバイアスパワーを調節してコントロールゲートとフローティングゲート間のゲート幅比(Width Ratio)を改善することにより、デバイスの特性を向上させることができる。
以下、添付図面を参照して本発明に係るフラッシュメモリ素子のゲート形成方法の好適な実施形態について詳細に説明する。
図１（ａ）〜（ｃ）は、本実施形態に係るフラッシュメモリ素子のゲート形成工程を示す半導体素子の断面図である。
図１（ａ）に示すように、半導体基板１００上にトンネル酸化膜１０２、フローティングゲート用第１ポリシリコン膜１０４、誘電体膜１０６、コントロールゲート用第２ポリシリコン膜１０８、タングステンシリサイド膜１１０、およびハードマスク膜１１２を順次形成する。誘電体膜１０６は、ＯＮＯ構造を持つ。
ここで、トンネル酸化膜１０２と第１ポリシリコン膜１０４との間には、ＳＡ−ＳＴＩ法の工程上、第１ポリシリコン膜１０４と共にフローティングゲートとして用いられる他のポリシリコン膜が形成できるが、本発明の図面では示さない。
ハードマスク膜１１２上に感光膜パターンを形成し、感光膜パターンをマスクとしてゲート形成のためのエッチング工程を行う。以下、ゲートエッチング工程は、例えばＡＭＡＴ社ＤＰＳチャンバー、ＤＳＰ＋またはＤＳＰ２で行い、まずタングステンシリサイド膜１１０の主エッチング工程とタングステンシリサイド膜１１０のオーバーエッチング工程を行って第２ポリシリコン膜１０８を露出させる。
タングステンシリサイド膜１１０の主エッチング工程は、４〜１５ｍＴの圧力、３００〜１０００Ｗのトップパワー、３０〜１５０Ｗのバイアスパワー、１０〜３０ＳＣＣＭのＮＦ３、１０〜１００ＳＣＣＭのＣｌ２、１〜１０ＳＣＣＭのＯ２、１０〜５０ＳＣＣＭのＮ２、５０〜２００ＳＣＣＭのＨｅの下で行う。ＮＦ３ガスの代わりにＣＦ４またはＳＦ６ガスを使用することもできる。
ここで、タングステンシリサイド膜１１０の主エッチング工程は、エッチングターゲットをＤＰＳ装備に取り付けられたＥＰＤシステムを活用して調節し、周辺回路領域の広いパターンのコントロールゲート用第２ポリシリコン膜１０８が露出する時点でエッチング工程を止める。
タングステンシリサイド膜１１０のオーバーエッチング工程は、１０〜３０ｍＴの圧力、３００〜１０００Ｗのトップパワー、２０〜５０Ｗのバイアスパワー、５０〜１５０ＳＣＣＭのＣｌ２、５０〜２００ＳＣＣＭのＨｅ、１〜１０ＳＣＣＭのＮ２の下で行う。
ここで、タングステンシリサイド膜１１０のオーバーエッチング工程は、エッチングターゲットを主エッチング工程に使用されたＥＰＤタイムの４０〜８０％に該当するように調節して行う。
図１（ｂ）は、図１（ａ）に示す工程を終えた後の半導体素子を示す断面図である。図１（ａ）の工程において露出した第２ポリシリコン膜１０８をエッチングして誘電体膜１０６を露出させる。
第２ポリシリコン膜１０８のエッチング工程は、１０〜８０ｍＴの圧力、３００〜１０００Ｗのトップパワー、５０〜２００Ｗのバイアスパワー、５０〜２００ＳＣＣＭのＨＢｒ、０〜１０ＳＣＣＭのＯ２、０〜２００ＳＣＣＭのＨｅの下で行う。
前記第２ポリシリコン膜１０８のエッチング工程のエッチングターゲットは、ウェーハ全領域で誘電体膜１０６の上部に存在する第２ポリシリコン膜１０８が除去されるエッチングターゲットである。
次に、図１（ｂ）の工程を終えた半導体素子の断面図を示す図１（ｃ）において、図１（ｂ）の工程で露出した誘電体膜１０６を除去した後、第１ポリシリコン膜１０４を除去する主エッチング工程とオーバーエッチング工程を行う。
第１ポリシリコン膜１０４を除去する主エッチング工程は、２〜１０ｍＴの圧力、４００〜６００Ｗのトップパワー、８０〜１００Ｗのバイアスパワーの下でＣＦ４ガスを用いて行う。
すなわち、ＣＦ４ガスをプラズマ状態に変形したイオンを１００Ｗ以下の低いバイアスパワーでエッチングしてイオンの直進性を減少させる方法であって、ゲートを成す第１ポリシリコン膜１０４の側壁が所定の幅エッチングされるようにすることにより、第１ポリシリコン膜１０４と第２ポリシリコン膜１０８間のゲート幅比を増加させる。
また、ＣＦ４ガスは、ポリシリコンのオキサイドに対する選択比が１：１〜１：１．２と非常に低く、ＳＡ−ＳＴＩ工程法の特性上、フィールド酸化膜の下にあるフローティングゲート用ポリシリコンもエッチングされてブリッジ現象を防止するという効果がある。
第１ポリシリコン膜１０４の主エッチング工程は、ＤＰＳ装備に取り付けられたＥＰＤシステムを活用して調節し、周辺回路領域の広いパターンのトンネル酸化膜１０２が露出する時点まで行い、ＥＰＤタイムは、５〜３０％さらに行う。
第１ポリシリコン膜１０４のオーバーエッチング工程は、１０〜８０ｍＴの圧力、３００〜１０００Ｗのトップパワー、５０〜２００Ｗのバイアスパワー、５０〜２００ＳＣＣＭのＨＢｒ、０〜５ＳＣＣＭのＯ２、０〜２００ＳＣＣＭのＨｅの下で行ってトンネル酸化膜１０２を露出させる。次に、露出したトンネル酸化膜１０２をエッチングしてゲートを形成する。
前述したように、本実施形態においては、ゲートエッチング工程を同一のチャンバー内で行って７０ナノ以下のＮＡＮＤフラッシュデバイスでゲートブリッジを改善し、フローティングゲート用第１ポリシリコン膜１０４のエッチングの際にバイアスパワーを調節することにより、コントロールゲート用第２ポリシリコン膜１０８と第１ポリシリコン膜１０４間のゲート幅比を改善してデバイスの特性を向上させることができる。
なお、本発明について図示の実施形態が説明されたが、そうした実施形態は例示的なものに過ぎず、本技術分野における通常の知識を有する者であれば、これらから多様な変形例および均等な修正例に想到し得ることを理解するであろう。したがって、本発明の真正な技術的保護範囲は、特許請求の範囲の技術的思想によって定められるべきである。
同図（ａ）〜（ｃ）は本発明の実施形態に係るフラッシュメモリ素子のゲート形成工程を示す断面図。
符号の説明
１００ 半導体基板
１０２ トンネル酸化膜
１０４ 第１ポリシリコン膜
１０６ 誘電体膜
１０８ 第２ポリシリコン膜
１１０ タングステンシリサイド膜
１１２ ハードマスク膜

Claims (13)

  1. 半導体基板上にトンネル酸化膜、フローティングゲート用第１ポリシリコン膜、誘電体膜、コントロールゲート用第２ポリシリコン膜、タングステンシリサイド膜およびハードマスク膜を順次形成する工程と、
    前記ハードマスク膜、前記タングステンシリサイド膜、前記第２ポリシリコン膜および前記誘電体膜の一部をエッチングして第１ポリシリコン膜を露出させる工程と、
    前記露出した第１ポリシリコン膜およびトンネル酸化膜をエッチングしてゲートを形成するが、前記第１ポリシリコン膜のエッチング工程の際、前記ゲートを成す第１ポリシリコン膜の側壁が所定の幅エッチングされるようにして前記第１ポリシリコン膜と前記第２ポリシリコン膜間のゲート幅比を増加させる工程と、
    を含むことを特徴とするフラッシュメモリ素子のゲート形成方法。
  2. 前記第１ポリシリコン膜のエッチング工程は、ＣＦ４ガスをプラズマ状態に変形したイオンを８０〜１００Ｗの低いバイアスパワーで行うことを特徴とする請求項１に記載のフラッシュメモリ素子のゲート形成方法。
  3. ＤＰＳ、ＤＳＰ＋またはＤＳＰ２チャンバ内でゲートエッチング工程を行うフラッシュメモリ素子のゲート形成方法において、
    半導体基板上にトンネル酸化膜、フローティングゲート用第１ポリシリコン膜、誘電体膜、コントロールゲート用第２ポリシリコン膜、タングステンシリサイド膜およびハードマスク膜を順次形成する工程と、
    前記ハードマスク膜および前記タングステンシリサイド膜の一部をエッチングするが、タングステンシリサイド膜の主エッチング工程とタングステンシリサイド膜のオーバーエッチング工程を行う工程と、
    前記第２ポリシリコン膜のエッチング工程を行う工程と、
    前記誘電体膜、前記第１ポリシリコン膜および前記トンネル酸化膜をエッチングするが、第１ポリシリコン膜の主エッチング工程と第１ポリシリコン膜のオーバーエッチング工程を行う工程と、
    を含むことを特徴とするフラッシュメモリ素子のゲート形成方法。
  4. 前記タングステンシリサイド膜の主エッチング工程は、４〜１５ｍＴの圧力、３００〜１０００Ｗのトップパワー、３０〜１５０Ｗのバイアスパワー、１０〜３０ＳＣＣＭのＮＦ３、１０〜１００ＳＣＣＭのＣｌ２、１〜１０ＳＣＣＭのＯ２、１０〜５０ＳＣＣＭのＮ２、５０〜２００ＳＣＣＭのＨｅの下で行うことを特徴とする請求項３に記載のフラッシュメモリ素子のゲート形成方法。
  5. 前記タングステンシリサイド膜の主エッチング工程は、エッチングターゲットを、前記ＤＰＳ、ＤＳＰ＋またはＤＳＰ２チャンバー装備に取り付けられたＥＰＤシステムを活用して調節し、周辺回路領域の広いパターンの第２ポリシリコン膜が露出する地点にして行うことを特徴とする請求項３に記載のフラッシュメモリ素子のゲート形成方法。
  6. 前記ＮＦ３ガスの代わりにＣＦ４またはＳＦ６ガスを使用することができることを特徴とする請求項４に記載のフラッシュメモリ素子のゲート形成方法。
  7. 前記タングステンシリサイド膜のオーバーエッチング工程は、１０〜３０ｍＴの圧力、３００〜１０００Ｗのトップパワー、２０〜５０Ｗのバイアスパワー、５０〜１５０ＳＣＣＭのＣｌ２、５０〜２００ＳＣＣＭのＨｅ、１〜１０ＳＣＣＭのＮ２の下で行うことを特徴とする請求項３に記載のフラッシュメモリ素子のゲート形成方法。
  8. 前記タングステンシリサイド膜のオーバーエッチング工程は、エッチングターゲットを、主エッチング工程に使用されたＥＰＤタイムの４０〜８０％に該当するように調節して行うことを特徴とする請求項３に記載のフラッシュメモリ素子のゲート形成方法。
  9. 前記第２ポリシリコン膜のエッチング工程は、１０〜８０ｍＴの圧力、３００〜１０００Ｗのトップパワー、５０〜２００Ｗのバイアスパワー、５０〜２００ＳＣＣＭのＨＢｒ、０〜１０ＳＣＣＭのＯ２、０〜２００ＳＣＣＭのＨｅの下で行うことを特徴とする請求項３に記載のフラッシュメモリ素子のゲート形成方法。
  10. 前記第２ポリシリコン膜エッチング工程のエッチングターゲットは、ウェーハ全領域で誘電体膜の上部に存在する第２ポリシリコン膜が除去される地点とすることを特徴とする請求項３に記載のフラッシュメモリ素子のゲート形成方法。
  11. 前記第１ポリシリコン膜の主エッチング工程は、２〜１０ｍＴの圧力、４００〜６００Ｗのトップパワー、８０〜１００Ｗのバイアスパワーの下でＣＦ４ガスを用いて行うことを特徴とする請求項３に記載のフラッシュメモリ素子のゲート形成方法。
  12. 前記第１ポリシリコン膜の主エッチング工程は、エッチングターゲットをＤＰＳ装備に取り付けられたＥＰＤシステムを活用して調節し、周辺回路領域の広いパターンのトンネル酸化膜が露出する地点まで行い、ＥＰＤタイムは、５〜３０％さらに行うことを特徴とする請求項３に記載のフラッシュメモリ素子のゲート形成方法。
  13. 前記第１ポリシリコン膜のオーバーエッチング工程は、１０〜８０ｍＴの圧力、３００〜１０００Ｗのトップパワー、５０〜２００Ｗのバイアスパワー、５０〜２００ＳＣＣＭのＨＢｒ、０〜５ＳＣＣＭのＯ２、０〜２００ＳＣＣＭのＨｅの下で行うことを特徴とする請求項３に記載のフラッシュメモリ素子のゲート形成方法。
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