KR101055757B1 - 플래시 메모리 소자의 게이트 형성 방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 43
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 75
- 229920005591 polysilicon Polymers 0.000 claims abstract description 75
- 238000005530 etching Methods 0.000 claims abstract description 61
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims abstract description 54
- 229910052721 tungsten Inorganic materials 0.000 claims abstract description 54
- 239000010937 tungsten Substances 0.000 claims abstract description 54
- 239000000463 material Substances 0.000 claims abstract description 8
- 238000005468 ion implantation Methods 0.000 claims abstract description 6
- -1 argon ions Chemical class 0.000 claims description 21
- 229920002120 photoresistant polymer Polymers 0.000 claims description 10
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 9
- 229910004298 SiO 2 Inorganic materials 0.000 claims description 6
- XKRFYHLGVUSROY-UHFFFAOYSA-N argon Substances [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 claims description 6
- 229910052786 argon Inorganic materials 0.000 claims description 6
- 239000007789 gas Substances 0.000 claims description 4
- 150000002500 ions Chemical class 0.000 claims description 4
- 238000000059 patterning Methods 0.000 claims description 4
- 239000004065 semiconductor Substances 0.000 claims description 4
- 239000000758 substrate Substances 0.000 claims description 4
- 239000002019 doping agent Substances 0.000 claims description 3
- 229910052734 helium Inorganic materials 0.000 claims description 3
- 239000001307 helium Substances 0.000 claims description 3
- 229910052743 krypton Inorganic materials 0.000 claims description 3
- 229910052754 neon Inorganic materials 0.000 claims description 3
- 229910052704 radon Inorganic materials 0.000 claims description 3
- 229910052724 xenon Inorganic materials 0.000 claims description 3
- 239000010410 layer Substances 0.000 description 108
- 230000004888 barrier function Effects 0.000 description 2
- 239000002356 single layer Substances 0.000 description 2
- 230000001052 transient effect Effects 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 230000000087 stabilizing effect Effects 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
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- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
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- H01—ELECTRIC ELEMENTS
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
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- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42324—Gate electrodes for transistors with a floating gate
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- Engineering & Computer Science (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
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Abstract
본 발명은 플래시 메모리 소자의 게이트 형성 방법에 관한 것으로, 폴리실리콘층 및 텅스텐층의 적층 구조를 갖는 게이트 형성시 텅스텐층을 식각하여 폴리실리콘층을 노출시키고, 불활성 이온 주입 공정으로 노출된 폴리실리콘층 표면을 비정질화시킨 후 텅스텐층을 식각하는 물질과 동일한 식각 물질로 식각 공정을 진행하므로, 충분한 텅스텐층의 식각 공정을 실시할 수 있게 하여 텅스텐과 폴리실리콘과의 식각 선택비가 충분하지 않아 폴리실리콘층의 식각 표면에 발생되는 테일 프로파일을 버티컬 프로파일로 만들 수 있어 마이크로 브릿지를 근본적으로 제거하면서 소자의 게이트간 임계치를 확보할 수 있다.
게이트, 텅스텐/폴리실리콘 적층 구조, 테일 프로파일, 비정질층
Description
도 1a 내지 도 1f는 본 발명의 실시예에 따른 플래시 메모리 소자의 게이트 형성 방법을 설명하기 위한 소자의 단면도이다.
도 2는 폴리실리콘층과 비정질화된 폴리실리콘층과의 식각 속도를 나타낸 도면이다.
<도면의 주요 부분에 대한 부호의 설명>
11: 반도체 기판 12: 터널 산화막
13: 제 1 폴리실리콘층 14: 유전체막
15: 제 2 폴리실리콘층 16: 텅스텐층
17: 하드 마스크층 17P: 하드 마스크층 패턴
18: 반사 방지막 19: 포토레지스트 패턴
100: 비정질층 130: 플로팅 게이트
156: 컨트롤 게이트 TP: 테일 프로파일
VP: 버티컬 프로파일
본 발명은 플래시 메모리 소자의 게이트 형성 방법에 관한 것으로, 특히 폴리실리콘층 및 텅스텐층의 적층 구조를 갖는 게이트 형성시 게이트간 임계치(CD)를 안정화할 수 있는 플래시 메모리 소자의 게이트 형성 방법에 관한 것이다.
일반적으로, 플래시 메모리 소자는 컨트롤 게이트와 플로팅 게이트로 이루어진 스택 게이트 구조이다. 컨트롤 게이트 스택을 보면 폴리실리콘층/텅스텐층/하드 마스크층이 적층된 구조로 이루어지며, 식각 원리는 하드 마스크층을 패터닝한 후, 하드 마스크층 패턴을 배리어(barrier)로 나머지 층인 텅스텐층 및 폴리실리콘층을 식각하게 된다. 텅스텐층 식각 공정은 하드 마스크층 패턴을 배리어로 식각되며, 하부층인 폴리실리콘층에서 멈추어야 한다. 그런데, 텅스텐 식각 공정 시에 텅스텐과 폴리실리콘과의 식각 선택비가 충분하지 않아 폴리실리콘층의 표면 식각면에 테일 프로파일(tail profile)이 형성되며, 이 테일 프로파일은 충분하게 텅스텐 과도 식각을 진행하여야 버티컬 프로파일(vertical profile)로 만들 수 있으나, 플래시 메모리 소자가 점점 축소(shrink)되어 감에 따라 폴리실리콘층의 두께가 얇아지고 텅스텐과 폴리실리콘과의 식각 선택비를 높이는데 한계가 있어 충분한 텅스텐 식각 마진을 확보하기 어렵다. 이와 같이 기존의 텅스텐 식각 공정 특성상 테일 프로파 일을 제거하기 힘들며, 이 테일 프로파일은 게이트 간 마이크로 브릿지(micro bridge)를 유발하며, 게이트 간 임계치를 제어하기 어려워 소자의 수율 및 신뢰성 저하를 초래할 뿐만 아니라 70 nm급 이하의 플래시 메모리 소자를 구현하기 어렵게 하는 문제가 있다.
따라서, 본 발명은 폴리실리콘층 및 텅스텐층의 적층 구조를 갖는 게이트 형성시 게이트 간 임계치(CD)를 안정화하여, 소자의 수율 및 신뢰성을 향상시키고 소자의 축소화를 이룰 수 있게 하는 플래시 메모리 소자의 게이트 형성 방법을 제공함에 그 목적이 있다.
이러한 목적을 달성하기 위한 본 발명의 측면에 따른 플래시 메모리 소자의 게이트 형성 방법은 반도체 기판 상에 터널 산화막 및 제 1 폴리실리콘층, 유전체막, 제 2 폴리실리콘층, 텅스텐층, 하드 마스크층 및 반사 방지막을 순차적으로 형성하는 단계; 상기 반사 방지막 상에 포토레지스트 패턴을 형성하고, 상기 포토레지스트 패턴을 식각 마스크로 하여 상기 반사 방지막 및 상기 하드 마스크층을 식각하여 하드 마스크층 패턴을 형성하는 단계; 상기 포토레지스트 패턴을 제거하는 단계; 상기 하드 마스크층 패턴을 식각 마스크로 하여 상기 텅스텐층을 식각하여 상기 텅스텐층을 패터닝하는 단계; 상기 노출된 제 2 폴리실리콘층의 표면에 비정질층을 형성하는 단계; 상기 텅스텐층을 식각하는 식각 물질과 동일한 식각 물질로 식각 공정을 실시하여 상기 제 2 폴리실리콘층 표면의 테일 프로파일을 버티컬 프로파일로 만드는 단계; 및 상기 하드 마스크층 패턴을 식각 마스크로 하여 상기 제 2 폴리실리콘층, 상기 유전체막, 상기 제 1 폴리실리콘층 및 상기 터널 산화막을 순차적으로 제거하는 단계를 포함한다.
상기에서, 상기 터널 산화막은 50 Å 내지 80 Å의 두께로 형성하고, 상기 제 1 폴리실리콘층은 500 Å 내지 1000 Å의 두께로 형성하고, 상기 제 2 폴리실리콘층은 500 Å 내지 1000 Å의 두께로 형성하고, 상기 텅스텐층은 300 Å 내지 500 Å의 두께로 형성한다.
상기 유전체막은 ONO 구조이다.
상기 유전체막 형성 전, 상기 제1 폴리실리콘층을 패터닝하는 단계를 더 포함한다.
상기 하드 마스크층 PE-TEOS SiO2막, PE-SiN막, SiON막/PE-TEOS SiO2막 및 SiON막/PE-SiN막 중 어느 하나로 형성한다.
상기 반사 방지막은 SiON막으로 형성한다.
상기 하드 마스크층 패턴을 식각 마스크로 하여 상기 텅스텐층을 식각하는 공정은 상기 제 2 폴리실리콘층이 100 Å 이하로 손실되도록 실시한다.
상기 비정질층은 아르곤 이온(Ar+), 네온 이온(Ne+), 헬륨 이온(He+), 크립톤 이온(Kr+), 크세논 이온(Xe+) 및 라돈 이온(Rn+)중 어느 하나의 불활성 이온을 사용하여, 도우즈를 2E16 atoms/cm3 내지 5E16 atoms/cm3으로 하고, 이온 주입 에너지를 5 keV 내지 10 keV로 하여 상기 제 2 폴리실리콘층에 50 Å 내지 200 Å 깊이의 도판트 프로파일로 형성한다.
상기 텅스텐층을 식각하는 식각 물질로 NF3/Cl2/N2/O2 혼합 가스를 이용한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세하게 설명한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 한편, 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되어질 수도 있으며, 도면 상에서 동일 부호는 동일 요소를 지칭한다.
도 1a 내지 도 1f는 본 발명의 실시예에 따른 플래시 메모리 소자의 게이트 형성 방법을 설명하기 위한 소자의 단면도이다.
도 1a를 참조하면, 웰 형성 공정, 문턱 전압 이온 주입 공정 및 소자 격리막 형성 공정 등이 이루어진 반도체 기판(11) 상에 터널 산화막(12) 및 제 1 폴리실리콘층(13)을 형성한다. 이 후, 제 1 폴리실리콘층(13)을 패터닝하여 플로팅 게이트의 일부를 정의(define)한다. 패터닝된 제 1 폴리실리콘층(13) 상에 유전체막(14)을 형성한다. 유전체막(14) 상에 제 2 폴리실리콘층(15), 텅스텐층(16), 하드 마스크층(17) 및 반사 방지막(18)을 순차적으로 형성한다. 컨트롤 게이트 마스크 공정으로 반사 방지막(18) 상에 포토레지스트 패턴(19)을 형성한다.
상기에서, 터널 산화막(12)은 50 Å 내지 80 Å의 두께로 형성하고, 제 1 폴리실리콘층(13)은 500 Å 내지 1000 Å의 두께로 형성하고, 유전체막(14)은 ONO(Oxide-Nitride-Oxide) 구조를 채택하며, 제 2 폴리실리콘층(15)은 500 Å 내지 1000 Å의 두께로 형성하고, 텅스텐층(16)은 300 Å 내지 500 Å의 두께로 형성한다. 여기서, 수치 한정은 70 nm급 플래시 메모리 소자 또는 그 이하의 플래시 메모리 소자에 적용되는 경우이다. 하드 마스크층(17)은 단층 또는 다층 구조로 형성하는데, 단층인 경우 PE-TEOS SiO2막이나 PE-SiN막으로 형성하고, 다층일 경우 SiON막/PE-TEOS SiO2막이나 SiON막/PE-SiN막으로 형성한다. 반사 방지막(18)은 SiON막으로 형성한다.
도 1b를 참조하면, 포토레지스트 패턴(19)을 식각 마스크로 하여 반사 방지막(18) 및 하드 마스크층(17)을 패터닝하고, 이로 인하여 하드 마스크층 패턴(17P)이 형성된다. 이후 포토레지스트 패턴(19)을 제거하고, 세정 공정을 실시한다.
도 1c를 참조하면, 하드 마스크층 패턴(17P)을 식각 마스크로 한 텅스텐층의 식각 공정으로 텅스텐층(16)을 패터닝한다. 텅스텐층의 식각 공정은 NF3/Cl2/N2/O2 혼합 가스를 이용하여 하부층인 제 2 폴리실리콘층(15)이 100 Å 이하로 손실되도록 실시한다. 그런데, 텅스텐층의 식각 공정시 텅스텐과 폴리실리콘과의 식각 선택비가 충분하지 않아 폴리실리콘층(15)의 식각 표면에 테일 프로파일(tail profile; TP)이 생기게 된다. 테일 프로파일(TP)이 존재하는 상태에서 제 2 폴리실리콘층(15), 유전체막(14) 및 제 1 폴리실리콘층(13)을 식각하게 되면 포지티브 프로파일(positive profile)이 되어 게이트의 저면 임계치는 좁아지게 되고 심할 경우 게이트 간 마이크로 브릿지(micro bridge)를 유발하게 된다. 이러한 현상은 플래시 메모리 소자가 축소(shrink)될 수록 더욱 심각하게 된다. 따라서 텅스텐 식각 공정시 형성되는 테일 프로파일을 버티컬 프로파일(vertical profile)로 만들어야 하는데, 이를 위해서는 충분한 과도 식각을 통해 가능하다. 그런데, 전술한 바와 같이 텅스텐 식각시 텅스텐과 폴리실리콘과의 식각 선택비가 충분하지 않아 과도 식각을 충분하게 실시할 수 없으며, 더욱이 플래시 메모리 소자가 점점 축소되어 감에 따라 폴리실리콘층의 두께가 얇아지고 텅스텐과 폴리실리콘과의 식각 선택비를 높이는데 한계가 있어 충분한 텅스텐 식각 마진을 확보하기 어렵다.
도 1d를 참조하면, 텅스텐과 폴리실리콘과의 식각 선택비를 높이기 위하여, 노출된 제 2 폴리실리콘층(15)의 표면에 불활성 이온을 주입하여 비정질층(100)으로 만든다.
상기에서, 비정질층(100)은 아르곤 이온(Ar+), 네온 이온(Ne+), 헬륨 이온(He+), 크립톤 이온(Kr+), 크세논 이온(Xe+) 및 라돈 이온(Rn+)중 어느 하나의 불활성 이온을 사용하여, 도우즈를 2E16 atoms/cm3 내지 5E16 atoms/cm3으로 하고, 이온 주입 에너지를 5 keV 내지 10 keV로 하여 제 2 폴리실리콘층(15)에 50 Å 내지 200 Å 깊이의 도판트 프로파일(dopant profile)로 형성한다.
텅스텐 식각시 폴리실리콘층을 비정질화시키면 텅스텐과 폴리실리콘과의 식각 선택비가 높아지는데, 이를 도 2를 참조하여 설명하면 다음과 같다.
도 2는 폴리실리콘층과 비정질화된 폴리실리콘층과의 식각 속도를 나타낸 도면이다. 벌크 상에 폴리실리콘층을 형성하고, 아르곤 이온을 폴리실리콘층 표면에 주입하여 폴리실리콘층의 표면에 일정 깊이의 비정질층을 형성한다. 이러한 상태에서 텅스텐 식각 공정 조건으로 식각을 하게 되면, 비정질층(아르곤 이온이 주입된 폴리실리콘층 부분)은 결정질층(아르곤 이온이 주입되지 않은 폴리실리콘층 부분)에 비해 약 50 % 이상 식각비(etch rate)가 감소함을 알 수 있다.
도 1e를 참조하면, 텅스텐 과도 식각 공정을 실시하여 제 2 폴리실리콘층(15) 표면의 테일 프로파일(TP)을 버티컬 프로파일(vertical profile; VT)로 만든다.
상기에서, 텅스텐 과도 식각 공정은 텅스텐 부분 식각 공정과 동일한 NF3/Cl2/N2/O2 혼합 가스를 이용하며, 비정질층(100)의 형성으로 텅스텐과 폴리실리콘과의 식각 선택비가 높아진 상태이기 때문에 충분한 시간 동안 실시할 수 있다.
도 1f를 참조하면, 하드 마스크층 패턴(17P)을 식각 마스크로 하여 제 2 폴리실리콘층(15), 유전체막(14), 제 1 폴리실리콘층(13) 및 터널 산화막(12)을 순차적으로 제거하고, 이로 인하여 제 1 폴리실리콘층(13)으로 된 플로팅 게이트(130) 및 제 2 폴리실리콘층(15)과 텅스텐층(16)이 적층된 컨트롤 게이트(156)가 형성된 다. 상기한 공정으로 형성되는 플래시 메모리 소자의 게이트는 버티컬 프로파일을 갖는다.
상술한 바와 같이, 본 발명은 텅스텐 식각 공정으로 폴리실리콘층을 노출시킨 후, 불활성 이온 주입 공정으로 노출된 폴리실리콘층 표면을 비정질화시켜 텅스텐과 폴리실리콘과의 식각 선택비를 높여 텅스텐 식각 공정을 충분하게 진행할 수 있게 하므로, 텅스텐과 폴리실리콘과의 식각 선택비가 충분하지 않아 폴리실리콘층의 식각 표면에 발생되는 테일 프로파일을 버티컬 프로파일로 만들 수 있어 마이크로 브릿지를 근본적으로 제거하면서 소자의 게이트간 임계치를 확보할 수 있게 하여, 소자의 수율 및 신뢰성을 향상시키고 소자의 축소화를 이룰 수 있다.
Claims (9)
- 반도체 기판 상에 터널 산화막 및 제 1 폴리실리콘층, 유전체막, 제 2 폴리실리콘층, 텅스텐층, 하드 마스크층 및 반사 방지막을 순차적으로 형성하는 단계;상기 반사 방지막 상에 포토레지스트 패턴을 형성하고, 상기 포토레지스트 패턴을 식각 마스크로 하여 상기 반사 방지막 및 상기 하드 마스크층을 식각하여 하드 마스크층 패턴을 형성하는 단계;상기 포토레지스트 패턴을 제거하는 단계;상기 하드 마스크층 패턴을 식각 마스크로 하여 상기 텅스텐층을 식각하여 상기 텅스텐층을 패터닝하는 단계;상기 노출된 제 2 폴리실리콘층의 표면에 비정질층을 형성하는 단계;상기 텅스텐층을 식각하는 식각 물질과 동일한 식각 물질로 식각 공정을 실시하여 상기 제 2 폴리실리콘층 표면의 테일 프로파일을 버티컬 프로파일로 만드는 단계; 및상기 하드 마스크층 패턴을 식각 마스크로 하여 상기 제 2 폴리실리콘층, 상기 유전체막, 상기 제 1 폴리실리콘층 및 상기 터널 산화막을 순차적으로 제거하는 단계를 포함하는 플래시 메모리 소자의 게이트 형성 방법.
- 청구항 2은(는) 설정등록료 납부시 포기되었습니다.제 1 항에 있어서,상기 터널 산화막은 50 Å 내지 80 Å의 두께로 형성하고, 상기 제 1 폴리실리콘층은 500 Å 내지 1000 Å의 두께로 형성하고, 상기 제 2 폴리실리콘층은 500 Å 내지 1000 Å의 두께로 형성하고, 상기 텅스텐층은 300 Å 내지 500 Å의 두께 로 형성하는 플래시 메모리 소자의 게이트 형성 방법.
- 청구항 3은(는) 설정등록료 납부시 포기되었습니다.제 1 항에 있어서,상기 유전체막은 ONO 구조인 플래시 메모리 소자의 게이트 형성 방법.
- 청구항 4은(는) 설정등록료 납부시 포기되었습니다.제 1 항에 있어서,상기 유전체막 형성 전, 상기 제1 폴리실리콘층을 패터닝하는 단계를 더 포함하는 플래시 메모리 소자의 게이트 형성 방법.
- 청구항 5은(는) 설정등록료 납부시 포기되었습니다.제 1 항에 있어서,상기 하드 마스크층 PE-TEOS SiO2막, PE-SiN막, SiON막/PE-TEOS SiO2막 및 SiON막/PE-SiN막 중 어느 하나로 형성하는 플래시 메모리 소자의 게이트 형성 방법.
- 청구항 6은(는) 설정등록료 납부시 포기되었습니다.제 1 항에 있어서,상기 반사 방지막은 SiON막으로 형성하는 플래시 메모리 소자의 게이트 형성 방법.
- 청구항 7은(는) 설정등록료 납부시 포기되었습니다.제 1 항에 있어서,상기 하드 마스크층 패턴을 식각 마스크로 하여 상기 텅스텐층을 식각하는 공정은 상기 제 2 폴리실리콘층이 100 Å 이하로 손실되도록 실시하는 플래시 메모리 소자의 게이트 형성 방법.
- 청구항 8은(는) 설정등록료 납부시 포기되었습니다.제 1 항에 있어서,상기 비정질층은 아르곤 이온(Ar+), 네온 이온(Ne+), 헬륨 이온(He+), 크립톤 이온(Kr+), 크세논 이온(Xe+) 및 라돈 이온(Rn+)중 어느 하나의 불활성 이온을 사용하여, 도우즈를 2E16 atoms/cm3 내지 5E16 atoms/cm3으로 하고, 이온 주입 에너지를 5 keV 내지 10 keV로 하여 상기 제 2 폴리실리콘층에 50 Å 내지 200 Å 깊이의 도판트 프로파일로 형성하는 플래시 메모리 소자의 게이트 형성 방법.
- 청구항 9은(는) 설정등록료 납부시 포기되었습니다.제 1 항에 있어서,상기 텅스텐층을 식각하는 식각 물질로 NF3/Cl2/N2/O2 혼합 가스를 이용하는 플래시 메모리 소자의 게이트 형성 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040054066A KR101055757B1 (ko) | 2004-07-12 | 2004-07-12 | 플래시 메모리 소자의 게이트 형성 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040054066A KR101055757B1 (ko) | 2004-07-12 | 2004-07-12 | 플래시 메모리 소자의 게이트 형성 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20060005180A KR20060005180A (ko) | 2006-01-17 |
| KR101055757B1 true KR101055757B1 (ko) | 2011-08-11 |
Family
ID=37117242
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020040054066A KR101055757B1 (ko) | 2004-07-12 | 2004-07-12 | 플래시 메모리 소자의 게이트 형성 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR101055757B1 (ko) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100810417B1 (ko) * | 2005-11-28 | 2008-03-04 | 주식회사 하이닉스반도체 | 플래시 메모리 소자의 게이트 형성 방법 |
| KR100789610B1 (ko) * | 2006-12-27 | 2007-12-27 | 동부일렉트로닉스 주식회사 | 플래시 메모리 소자의 제조 방법 |
| KR101001466B1 (ko) | 2007-03-06 | 2010-12-14 | 주식회사 하이닉스반도체 | 비휘발성 메모리 소자의 제조 방법 |
| KR100965047B1 (ko) * | 2007-03-27 | 2010-06-21 | 주식회사 하이닉스반도체 | 플래시 메모리 소자의 게이트 패턴 형성 방법 |
| CN113964032A (zh) * | 2020-07-20 | 2022-01-21 | 和舰芯片制造(苏州)股份有限公司 | 非易失性存储器阵列的制造方法、计算机设备及存储介质 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010003787A (ko) * | 1999-06-25 | 2001-01-15 | 김영환 | 플래쉬 메모리 소자의 제조 방법 |
| KR20040012040A (ko) * | 2002-07-31 | 2004-02-11 | 삼성전자주식회사 | 불휘발성 메모리 장치의 게이트 전극 형성 방법 |
-
2004
- 2004-07-12 KR KR1020040054066A patent/KR101055757B1/ko not_active IP Right Cessation
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010003787A (ko) * | 1999-06-25 | 2001-01-15 | 김영환 | 플래쉬 메모리 소자의 제조 방법 |
| KR20040012040A (ko) * | 2002-07-31 | 2004-02-11 | 삼성전자주식회사 | 불휘발성 메모리 장치의 게이트 전극 형성 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20060005180A (ko) | 2006-01-17 |
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