KR100965047B1 - 플래시 메모리 소자의 게이트 패턴 형성 방법 - Google Patents
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Abstract
본 발명은 플래시 메모리 소자의 게이트 패턴 형성 방법에 관한 것으로, 게이트 패턴 식각 공정 시 분자량이 높은 아르곤 가스를 사용하여 플라즈마의 비등방 식각 특성을 증가시키고, 금속 전극층의 과도 식각을 감소시켜 보윙 프로파일을 감소시킴으로써, 워드라인의 저항을 감소시켜 소자의 전기적 특성을 개선할 수 있는 플래시 메모리 소자의 게이트 패턴 형성 방법을 개시한다.
저항, 워드라인, 금속 전극, 보윙
Description
도 1은 종래 기술에 따른 플래시 메모리 소자의 게이트 패턴 형성 방법을 설명하기 위한 소자의 단면도이다.
도 2 내지 도 5는 본 발명의 일실시 예에 따른 플래시 메모리 소자의 게이트 패턴 형성 방법을 설명하기 위한 소자의 단면도이다.
도 6은 종래 기술과 본 발명의 일실시 예에 따른 플래시 메모리 소자의 워드라인 저항을 나타내는 그래프이다.
<도면의 주요 부분에 대한 부호 설명>
100 : 반도체 기판 101 : 터널 절연막
102 : 플로팅 게이트용 도전막 103 : 유전체막
104 : 콘트롤 게이트용 도전막 105 : 금속 전극
106 : 하드마스크용 제1 절연막 107 : 하드마스크용 제2 절연막
108 : 하드마스크용 제3 절연막 109 : 반사 방지막
110 : 포토 레지스트 패턴
본 발명은 플래시 메모리 소자의 게이트 패턴 형성 방법에 관한 것으로, 특히 플래시 메모리 소자의 워드라인 저항을 감소시킬 수 있는 플래시 메모리 소자의 게이트 패턴 형성 방법에 관한 것이다.
일반적으로 플래쉬 메모리 셀은 반도체 기판 상에 터널 절연막, 플로팅 게이트, 유전체막 및 콘트롤 게이트가 적층된 게이트와, 게이트 양측부의 반도체 기판의에 형성된 접합 영역으로 이루어 지며, 플로팅 게이트로 핫 전자(Hot electron)가 주입됨에 따라 프로그램되고, 주입된 전자가 F-N 터널링에 의해 방전됨에 따라 소거된다.
도 1은 종래 기술에 따른 플래시 메모리 소자의 게이트 패턴 방법을 설명하기 위한 소자의 단면도이다.
도 1을 참조하면, 반도체 기판(10) 상에 터널 절연막(11), 플로팅 게이트용 도전막(12), 유전체막(13), 콘트롤 게이트용 도전막(14), 금속 전극층(15), 및 하드 마스크막(16, 17)을 순차적으로 적층한 후, 패터닝 공정을 진행하여 게이트 패턴을 형성한다.
최근에는 반도체 소자의 집적도가 점차 증가함에 따라 패턴의 사이즈가 줄어들게 되어 게이트 패턴의 식각 공정시 측면의 손상으로 인하여 보윙 프로파일(Bowing Profile)이 발생하게 된다. 특히 유전체막 식각 공정시 발생하는 금속 전극층(15)의 측벽 손상은 워드라인의 저항을 증가시킴으로써 소자의 동작을 느리게 하여 전기적 특성을 저하시킨다.
본 발명이 이루고자 하는 기술적 과제는 게이트 패턴 식각 공정 시 분자량이 높은 아르곤 가스를 사용하여 플라즈마의 비등방 식각 특성을 증가시키고, 금속 전극층의 과도 식각을 감소시켜 보윙 프로파일을 감소시킴으로써, 워드라인의 저항을 감소시켜 소자의 전기적 특성을 개선할 수 있는 플래시 메모리 소자의 게이트 패턴 형성 방법을 제공하는 데 있다.
본 발명의 일실시 예에 따른 플래시 메모리 소자의 게이트 패턴 형성 방법은 반도체 기판 상에 터널 절연막, 플로팅 게이트용 도전막, 유전체막, 콘트롤 게이트용 도전막, 금속 전극층, 및 하드 마스크막을 순차적으로 적층하는 단계와, 상기 하드 마스크막을 이용한 식각 공정을 실시하여 상기 금속 전극층을 식각하여 상기 콘트롤 게이트용 도전막을 노출시키는 단계, 및 노출된 상기 콘트롤 게이트용 도전막, 상기 유전체막, 및 상기 플로팅 게이트용 도전막을 순차적으로 식각하는 단계를 포함하며, 상기 금속 전극층을 식각하는 단계는 상기 금속 전극층의 상부 측벽의 경사가 하부 측벽의 경사보다 크도록 형성한다.
상기 하드 마스크막은 산화막, 비정질 카본막, SiON막 및 반사 방지막이 순 차적으로 적층된 구조이다. 상기 플로팅 게이트용 도전막 및 상기 콘트롤 게이트용 도전막은 폴리 실리콘막으로 형성한다. 상기 금속 전극층은 WSix로 형성하며, 상기 금속 전극층은 MS(Monosilane) 또는 DCS(Dichlorosiline) 방식으로 형성한다.
상기 금속 전극층 식각 공정은 상기 금속 전극층을 타겟으로 하여 실시하는 제1 식각 공정과 상기 금속 전극층을 과도 식각하는 제2 식각 공정으로 이루어지는 플래시 메모리 소자의 게이트 패턴 형성 방법.
상기 제1 식각 공정은 아르곤 가스를 사용하여 실시하며, 상기 제1 식각 공정은 NF3를 20~30sccm 사용하여 실시한다. 상기 제1 식각 공정은 4~10mT의 압력에서 소스 파워를 800~1200W로 사용하고, 바이어스 파워를 40~100W 사용하여 실시며, 상기 제2 식각 공정은 과도 식각 타겟을 20~40% 설정하여 실시한다. 상기 제2 식각 공정은 NF3가스, CL2가스, 및 Ar가스를 사용하여 실시한다. 상기 제1 및 제2 식각 공정은 ICP 타입의 장비에서 실시한다.
상기 콘트롤 게이트용 도전막, 상기 유전체막 식각 단계는 상기 금속 전극층 식각 단계와 인사이튜(in-situ) 방식으로 실시한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허청구범위에 의해서 이해되어야 한다.
도 2 내지 도 5는 본 발명의 일실시 예에 따른 플래시 메모리 소자의 게이트 패턴 형성 방법을 설명하기 위한 소자의 단면도이다.
도 2를 참조하면, 반도체 기판(100) 상에 터널 절연막(101)을 형성한다. 터널 절연막(101)은 산화막으로 형성하는 것이 바람직하다. 이 후, 터널 절연막(101)을 포함하는 전체 구조 상에 플로팅 게이트용 도전막(102)을 형성한다. 플로팅 게이트용 도전막(102)은 폴리 실리콘막으로 형성하는 것이 바람직하다. 이 후, 플로팅 게이트용 도전막(102)을 포함한 전체 구조 상에 유전체막(103), 콘트롤 게이트용 도전막(104), 및 금속 전극층(105)을 순차적으로 적층하여 형성한다. 유전체막(103)은 제1 산화막, 질화막, 및 제2 산화막이 순차적으로 적층된 ONO 구조로 형성하는 것이 바람직하다. 콘트롤 게이트용 도전막(104)은 폴리 실리콘막으로 형성하는 것이 바람직하다. 금속 전극층(105)은 WSix으로 형성하는 것이 바람직하다. 금속 전극층(105)은 MS(Monosilane) 또는 DCS(Dichlorosiline) 방식으로 형성하는 것이 바람직히다.
이 후, 금속 전극층(105)을 포함한 전체 구조 상에 제1 하드마스크막(106), 제2 하드마스크막(107), 제3 하드마스크막(108), 및 반사 방지막(109)을 순차적으로 적층하여 형성한다. 제1 하드마스크막(106)은 산화막으로 형성하는 것이 바람직하다. 제2 하드마스크막(107)은 비정질 카본막으로 형성하는 것이 바람직하다. 제3 하드마스크막(108)은 SiON으로 형성하는 것이 바람직하다. 이 후, 레지스트 물질을 코팅한 후 노광 및 현상 공정을 실시하여 제3 하드마스크막(108) 상에 포토 레지스트 패턴(110)을 형성한다.
도 3을 참조하면, 포토 레지스트 패턴을 이용한 식각 공정으로 제3 하드마스크막을 식각하여 식각 마스크 패턴을 형성하고, 이를 이용하여 제1 및 제2 하드마스크막(106, 107)을 패터닝한다. 이 후, 제3 하드마스크막을 제거한다. 반사 방지막을 제거한 후 다음 공정으로 진행할 수 있으나, 제거하지 않고 다음 식각 공정을 진행하여도 무관하다.
도 4를 참조하면, 제1 및 제2 하드마스크막(106, 107)을 이용한 식각 공정으로 유전체막(103)이 노출되도록 금속 전극층(105) 및 콘트롤 게이트용 도전막(104)을 식각한다. 이때 식각 공정은 금속 전극층(105)을 식각하는 공정은 제1 식각 공정 및 제2 식각 공정으로 나뉘어 실시된다. 제1 식각 공정은 헬륨 가스보다 분자량이 높은 아르곤 가스를 사용하여 플라즈마의 비등방 식각 특성을 증가시키는 것이 바람직하다. 또한 4~10mT의 낮은 압력에서 소스 파워를 800~1200W로 사용하고, 바이어스 파워를 40~100W 정도로 사용하고, 희석 가스(Dilution Gas)로 Ar을 사용하며, NF3는 20~30sccm 정도를 사용하고, 과도 식각 타겟을 20~40% 설정하여 진행함으로써 금속 전극층(105)의 보윙 현상을 개선하면서 금속 전극층(105)의 하부 측벽의 각도(Positive Slope)을 감소시키는 것이 바람직하다. 즉, 금속 전극층(105)의 상부 측벽의 경사가 하부 측벽의 경사보다 크도록 형성하는 것이 바람직하다. 제2 식각 공정은 NF3가스, CL2가스, 및 Ar가스를 사용하여 금속 전극층(105)을 과도 식각하는 것이 바람직하다.
도 5를 참조하면, 식각 공정을 실시하여 유전체막(103) 및 플로팅 게이트용 도전막(102)을 식각하여 게이트 패턴을 형성한다. 이때 식각 공정은 상술한 금속 전극층(105) 및 콘트롤 게이트용 도전막(104) 식각 공정과 인사이튜(in-situ) 방식으로 진행하는 것이 바람직하다.
도 6은 종래 기술과 본 발명의 일실시 예에 따른 플래시 메모리 소자의 워드라인 저항을 나타내는 그래프이다. 도 6을 참조하면, 종래 기술에 비해 본 발명의 일실시 예에 따른 플래시 메모리 소자의 워드라인 저항이 약 15% 내지 20% 감소한 것을 나타내고 있다.
본 발명의 기술 사상은 상기 바람직한 실시 예에 따라 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주지하여야 한다. 또한, 본 발명의 기술 분야에서 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
본 발명의 일실시 예에 따르면, 게이트 패턴 식각 공정 시 분자량이 높은 아르곤 가스를 사용하여 플라즈마의 비등방 식각 특성을 증가시키고, 금속 게이트층의 과도 식각을 감소시켜 보윙 프로파일을 감소시킴으로써, 워드라인의 저항을 감소시켜 소자의 전기적 특성을 개선할 수 있다.
Claims (13)
- 반도체 기판 상에 터널 절연막, 플로팅 게이트용 도전막, 유전체막, 콘트롤 게이트용 도전막, 금속 전극층, 및 하드 마스크막을 순차적으로 적층하는 단계;상기 하드 마스크막을 이용한 식각 공정을 실시하여 상기 콘트롤 게이트용 도전막이 노출되도록 상기 금속 전극층을 식각하여 금속 전극 패턴을 형성하되, 상기 금속 전극 패턴의 상부 폭은 하부 폭보다 좁도록 형성되는 단계; 및노출된 상기 콘트롤 게이트용 도전막, 상기 유전체막, 및 상기 플로팅 게이트용 도전막을 순차적으로 식각하여 게이트 패턴을 형성하는 단계를 포함하며, 식각된 상기 콘트롤 게이트용 도전막의 폭은 상기 금속 전극 패턴의 하부 폭과 동일한 플래시 메모리 소자의 게이트 패턴 형성 방법.
- 제 1 항에 있어서,상기 하드 마스크막은 산화막, 비정질 카본막, SiON막 및 반사 방지막이 순차적으로 적층된 구조인 플래시 메모리 소자의 게이트 패턴 형성 방법.
- 제 1 항에 있어서,상기 플로팅 게이트용 도전막 및 상기 콘트롤 게이트용 도전막은 폴리 실리 콘막으로 형성하는 플래시 메모리 소자의 게이트 패턴 형성 방법.
- 제 1 항에 있어서, 상기 금속 전극층은 텅스텐 실리사이드(WSix)로 형성하는 플래시 메모리 소자의 게이트 패턴 형성 방법.
- 제 1 항에 있어서,상기 금속 전극층은 MS(Monosilane) 또는 DCS(Dichlorosiline) 을 이용한 증착 방식으로 형성하는 플래시 메모리 소자의 게이트 패턴 형성 방법.
- 제 1 항에 있어서,상기 금속 전극층 식각 공정은 상기 금속 전극층을 타겟으로 하여 실시하는 제1 식각 공정과 상기 금속 전극층을 과도 식각하는 제2 식각 공정으로 이루어지는 플래시 메모리 소자의 게이트 패턴 형성 방법.
- 제 6 항에 있어서,상기 제1 식각 공정은 아르곤 가스를 사용하여 실시하는 플래시 메모리 소자 의 게이트 패턴 형성 방법.
- 제 6 항에 있어서,상기 제1 식각 공정은 NF3를 20~30sccm 사용하여 실시하는 플래시 메모리 소자의 게이트 패턴 형성 방법.
- 제 6 항에 있어서,상기 제1 식각 공정은 4~10mT의 압력에서 소스 파워를 800~1200W로 사용하고, 바이어스 파워를 40~100W 사용하여 실시하는 플래시 메모리 소자의 게이트 패턴 형성 방법.
- 제 6 항에 있어서,상기 제2 식각 공정은 과도 식각 타겟을 20~40% 설정하여 실시하는 플래시 메모리 소자의 게이트 패턴 형성 방법.
- 제 6 항에 있어서,상기 제2 식각 공정은 NF3가스, Cl2가스, 및 Ar가스를 사용하여 실시하는 플래시 메모리 소자의 게이트 패턴 형성 방법.
- 제 6 항에 있어서, 상기 제1 및 제2 식각 공정은 ICP 타입의 장비에서 실시하는 플래시 메모리 소자의 게이트 패턴 형성 방법.
- 제 1 항에 있어서,상기 콘트롤 게이트용 도전막, 상기 유전체막 식각 단계는 상기 금속 전극층 식각 단계와 인사이튜(in-situ) 방식으로 실시하는 플래시 메모리 소자의 게이트 패턴 형성 방법.
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