CN101740328B - 刻蚀方法 - Google Patents

Abstract

本发明提供刻蚀方法，以提高刻蚀质量，该方法包括：提供基体；于基体上顺次形成遮挡层、底部抗反射层及光阻层，构成掩膜层；图案化所述掩膜层；以及基于图案化后的掩膜层刻蚀该基体。

Description

刻蚀方法

技术领域

本发明涉及半导体制造领域，尤其涉及刻蚀方法。

背景技术

刻蚀是半导体制造流程中的常用工艺，其原理是：在晶圆上形成掩膜层；基于掩膜层，刻蚀所述晶圆。随着半导体技术发展，器件关键尺寸日益缩小，对刻蚀工艺的要求也逐步提高。参照图1，图1为现有刻蚀工艺中闪存的控制栅的部分结构示意图，基于0.18微米工艺的闪存(Flash)控制栅(CG，Control Gate)制作过程中的刻蚀工艺包括：

提供基体10，该基体10包括第一氧化层(Oxide)11、第一多晶硅层(Poly)12、介质层(ONO，SiO-SiN-SiO)13及第二多晶硅层(Poly)14；

于第二多晶硅层14上顺次形成掩膜层15，该掩膜层15由底部抗反射层(BARC)151及光阻层(PR，Photo Resist)152构成；

基于掩膜层15刻蚀基体10，以形成控制栅CG。其中各层厚度分别为：

表1

 

名称	厚度(埃)
		光阻层	6250
底部抗反射层	600
		第二多晶硅层	2000
介质层(ONO)	Ox50/SiN100/xO40
		第一多晶硅层	1000
第一氧化层	100

对于0.18微米及以下工艺，该传统的刻蚀方案中PR152过厚，将存在如下问题：PR倒塌(peeling)，即在刻蚀时由于PR过厚将造成PR倒塌的问题，如图2圆圈部分所示；以及PR残留(scum)，即由于PR过厚，显影后将残余PR，使得形成的PR图案有误的问题，如图3圆圈部分所示。上述两个问题均将造成刻蚀失败。

为解决上述问题，业界提出减少PR152厚度进行刻蚀的方案，例如将PR152的厚度减少为5000埃，相应的将BARC151厚度调整为900埃，但这样虽然能够解决PR peeling及PR scum的问题，但是也有下述不足：由于PR152的厚度不足，将使得刻蚀过度，暴露出BARC151，损坏无需刻蚀掉的多晶硅层，造成制作的控制栅边缘损坏的问题，降低了刻蚀质量，如图4圆圈部分所示。

发明内容

本发明提供刻蚀方法，以提高刻蚀质量。

本发明提出了刻蚀方法，该方法包括：提供基体；于基体上顺次形成遮挡层、底部抗反射层及光阻层，构成掩膜层；图案化所述掩膜层；以及基于图案化后的掩膜层刻蚀该基体。

可选的，根据每刻蚀一单位厚度基体所消耗的遮挡层的厚度选择遮挡层材质。

可选的，所述遮挡层为氧化层。

可选的，根据在刻蚀完毕后该遮挡层残余情况来确定遮挡层厚度。

可选的，所述基体包括第一氧化层、第一多晶硅层、氧化物-氮化物-氧化物介质层及第二多晶硅层。

本发明通过在基体上顺次形成遮挡层、底部抗反射层及光阻层，构成掩膜层，图案化所述掩膜层，以及基于图案化后的掩膜层刻蚀该基体，使得即使为避免PR peeling及PR scum，减少PR层的厚度，也不会产生现有技术中刻蚀过度，暴露出BARC，损坏无需刻蚀掉的多晶硅层，造成制作的控制栅边缘损坏的问题，提高了刻蚀质量。此外本发明提出的刻蚀方法，还能够容许较大的工艺条件波动，降低了工艺条件波动导致刻蚀失败的可能性，提高了刻蚀成功率。

本发明还能够根据每刻蚀一单位厚度基体所消耗的遮挡层的厚度选择遮挡层材质，这提高了遮挡层选材的合理性，进一步提高了刻蚀质量。

本发明还能够根据在刻蚀完毕后该遮挡层残余情况来确定遮挡层厚度，使得能够根据刻蚀情况调整遮挡层厚度，进一步提高了刻蚀质量。

附图说明

图1为现有刻蚀工艺中闪存的控制栅的部分结构示意图；

图2为现有刻蚀工艺中PR层过厚导致的PR peeling问题的示意图；

图3为现有刻蚀工艺中PR层过厚导致的PR scum问题的示意图；

图4为现有刻蚀工艺中PR层厚度不够导致刻蚀过度问题的示意图；

图5为本发明实施例提出的刻蚀方法的流程图；

图6为本发明实施例提出的刻蚀工艺中闪存的控制栅的部分结构示意图；

图7为本发明实施例中刻蚀效果示意图；

图8为本发明实施例中形成的栅极示意图。

具体实施方式

针对背景技术提及的问题，本发明实施例提出在基体上形成由遮挡层、BARC层及PR层构成的掩膜层，再基于该掩膜层刻蚀。由于该掩膜层包括上述三层，因此能够容许较大的工艺余量(margin)，例如可以容许PR层的厚度有较大的选择范围，于是即使为避免PR peeling及PR scum，减少PR层的厚度，也不会产生现有技术中刻蚀过度，暴露出BARC，损坏无需刻蚀掉的多晶硅层，造成制作的控制栅边缘损坏的问题，提高了刻蚀质量。

基于上述想法，本发明实施例提出如下设计方法，以解决现有刻蚀方案中存在的上述问题。

图5为本发明实施例提出的刻蚀方法的流程图，基于该图可知，该刻蚀方法包括：

步骤1，提供基体；根据刻蚀的器件不同，此处基体有相应结构，并不限于背景技术所示的基体。

步骤2，于基体上顺次形成遮挡层、底部抗反射层及光阻层，构成掩膜层；

该遮挡层可以采用多种材质，例如氧化层等，材质可以根据每刻蚀一单位厚度基体所消耗的遮挡层的厚度来选择。根据基体的不同，遮挡层的材质可以有差别，根据刻蚀情况，选择出合理的材质作为遮挡层，可进一步提高刻蚀质量。在确定需要刻蚀的基体的构成后，由本领域公知常识容易选择出相应合理的材质作为遮挡层，后续将结合具体实施例阐述。

根据遮挡层的材质不同，遮挡层的厚度可以有多种选择，该厚度可以根据刻蚀完毕后该遮挡层的残余情况确定，以根据刻蚀情况来调整遮挡层厚度，进一步提高刻蚀质量。该厚度通常至少需要满足条件：在刻蚀完毕后，该遮挡层有残余。

步骤3，图案化所述掩膜层；

步骤4，基于图案化后的掩膜层刻蚀该基体。

采用上述刻蚀方案刻蚀，在制作半导体器件时，即使因为关键尺寸日益缩小，为避免PR peeling及PR scum，需要减小PR层厚度，也不会因为PR厚度小，导致刻蚀过度等问题。

下面给出上述方案的一种实施方式。

图6为本发明实施例提出的刻蚀工艺中闪存的控制栅的部分结构示意图，以基于0.18微米工艺的Flash CG制作过程中的刻蚀工艺为例，该工艺包括：

提供基体20，该基体20包括第一氧化层(Oxide)21、第一多晶硅层(Poly)22、介质层(ONO，SiO-SiN-SiO)23及第二多晶硅层(Poly)24；

于基体20上顺次形成氧化层250作为遮挡层、BARC层251及PR层252，构成掩膜层25；

图案化所述掩膜层25，再基于图案化后的掩膜层25刻蚀基体20。

其中各层的厚度如下表所示：

表2

 

名称	厚度(埃)
		光阻层	5000
底部抗反射层	900
		氧化层	350
第二多晶硅层	2000
		介质层(ONO)	Ox50/SiN100/xO40
第一多晶硅层	1000

 

第一氧化层

100

由于多晶硅相对于氧化层的选择比和多晶硅相对于PR层的选择比要高，因此刻蚀过程中消耗的氧化层的厚度远低于消耗的PR层的厚度，所以刻蚀完成后，PR层仍有较多保留，且CG顶部受损失也较少，使得CG轮廓规整，降低了对CG的损坏。图7及图8为本发明实施例中刻蚀后得到的Flash CG的结构图，图中删除了CG的具体尺寸，将其与图4对比可以看出，采用本实施例刻蚀得到的CG轮廓规整，表明本发明实施例提出的刻蚀方案能够避免刻蚀过度，损坏CG等问题。

进一步的，由于CG顶部损坏较少，就使得显影后关键尺寸(ADI CD)及刻蚀后关键尺寸(AEI CD)的差值(Bias)大大缩小，从下表3能够看出与采用现有刻蚀方案相比，采用本实施例刻蚀方案后，ADI CD与AEI CD的Bias大大缩小。根据本领域公知常识，这表明本实施例的刻蚀方案能够容许较大的工艺条件波动，即在工艺条件因为设备不同、环境不同等因素产生波动时，本实施例的刻蚀方案允许的波动范围较大，降低了工艺条件波动导致刻蚀失败的可能性，提高了刻蚀成功率。

表3

显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (5)

1.一种刻蚀方法，其特征在于，包括：

提供基体；

于基体上顺次形成遮挡层、底部抗反射层及光阻层，构成掩膜层；

图案化所述掩膜层；

基于图案化后的掩膜层刻蚀该基体。

2.如权利要求1所述的方法，其特征在于，还包括：根据每刻蚀一单位厚度基体所消耗的遮挡层的厚度选择遮挡层材质。

3.如权利要求2所述的方法，其特征在于，所述遮挡层为氧化层。

4.如权利要求1所述的方法，其特征在于，还包括：根据在刻蚀完毕后该遮挡层残余情况来确定遮挡层厚度。

5.如权利要求1所述的方法，其特征在于，所述基体包括第一氧化层、第一多晶硅层、氧化物-氮化物-氧化物介质层及第二多晶硅层。

Images