JP2005268748A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【課題】 プロセスマージンを大きく取れる配線配置構造を提供する。
【解決手段】 基板上に形成された複数の第１配線６を含む第１配線層と、第１配線層上に形成され、第１配線６に接続された複数のビアコンタクト１０を含むコンタクト層と、コンタクト層上に形成され、ビアコンタクト１０に接続された複数の第２配線１４を含む第２配線層とを備える半導体装置において、コンタクトピッチは、第１配線６の最小配線ピッチ、又は、第２配線１４の最小配線ピッチ、よりも大きくなるようにする。
【選択図】 図２
【解決手段】 基板上に形成された複数の第１配線６を含む第１配線層と、第１配線層上に形成され、第１配線６に接続された複数のビアコンタクト１０を含むコンタクト層と、コンタクト層上に形成され、ビアコンタクト１０に接続された複数の第２配線１４を含む第２配線層とを備える半導体装置において、コンタクトピッチは、第１配線６の最小配線ピッチ、又は、第２配線１４の最小配線ピッチ、よりも大きくなるようにする。
【選択図】 図２
Description
本発明は、上下に積層された配線と、これを接続するコンタクトとを含む多層配線構造を有する半導体装置及びその製造方法に関するものである。
近年、半導体装置の多機能化・高集積化に伴い、複数の配線が縦方向に積層された多層配線構造が多用されている。一般に、配線や、上下に積層された配線等の接続に用いるコンタクトを形成する場合、多層配線構造の設計ルールに基づいて、層間絶縁膜に、配線又はコンタクト用のホールを形成し、このホールに、導電部材等を埋め込むことにより形成する。あるいは、他の場合には、配線等に用いる材料膜を形成し、この配線材料膜をエッチングすることにより、所望の配線を形成する。
このような配線の配置に関しては、効率化、省スペース化の観点等から、様々なパターンが設計されている。
例えば、図１３を参照して、汎用設計向けゲートアレータイプ等の半導体装置の配線構造を説明する。この構造では、マクロセル外部に電源リング（あるいは、パワーリング）４０と呼ばれる、強化電源用の幅の広い配線が存在する。また、電源リング４０の内側のマクロセル内に、信号配線と電源配線と接地配線とが配置される。直交する下層の第１配線４１と上層の第２配線４２とがビア４３を介して接続されている。この構造では、設計の自由度を優先して、各配線層における配線４１，４２及びビア４３が、Ｘ，Ｙ方向に均等な正方グリッド（図中に点線で示す。）に載るように設計されている。即ち、配線ピッチ及びビアピッチが、同一の最小寸法を取り得る。
配線及びビアを正方グリッド上に配置すると、配線の方向を変更しても設計に影響が少なく、配線の方向性を考慮せずにプロセス確認用パターンを形成できる。従って、プロセスＴＥＧの種類を少なくすることができ、ＴＥＧ（Test Element Group）を容易に作成することができた。
例えば、図１３を参照して、汎用設計向けゲートアレータイプ等の半導体装置の配線構造を説明する。この構造では、マクロセル外部に電源リング（あるいは、パワーリング）４０と呼ばれる、強化電源用の幅の広い配線が存在する。また、電源リング４０の内側のマクロセル内に、信号配線と電源配線と接地配線とが配置される。直交する下層の第１配線４１と上層の第２配線４２とがビア４３を介して接続されている。この構造では、設計の自由度を優先して、各配線層における配線４１，４２及びビア４３が、Ｘ，Ｙ方向に均等な正方グリッド（図中に点線で示す。）に載るように設計されている。即ち、配線ピッチ及びビアピッチが、同一の最小寸法を取り得る。
配線及びビアを正方グリッド上に配置すると、配線の方向を変更しても設計に影響が少なく、配線の方向性を考慮せずにプロセス確認用パターンを形成できる。従って、プロセスＴＥＧの種類を少なくすることができ、ＴＥＧ（Test Element Group）を容易に作成することができた。
また、他の配線構造として、例えば、上述と同様に、１層目の配線を、Ｘ方向、２層目の配線をＹ方向に形成した配線格子に加えて、３層目、４層目の配線を、Ｘ方向に対して、４５度及び１３５度の角度となるよう斜めの配線格子上に設計するものも提案されている（例えば、特許文献１〜３参照）。
ところで、上述のような配線構造を形成する場合、一般に、絶縁膜にホールを形成して導電部材を埋め込むか、あるいは、配線材料膜をエッチングして加工する。このホールの形成や、配線材料膜のエッチング等において用いる、レジストマスク形成のため、リソグラフィ技術が多用される。しかし、近年の配線パターンの微細化に伴い、リソグラフィ技術における様々な問題が発生している。特に、正方グリッド（「均等グリッド」ともいう。）の配線設計方法が採用できなくなる場合がある。その理由として、以下に説明するレジストの後退（シュリンク）の問題がある。
一般に、パターンが微細化すると、設計寸法と、実際のレジストパターンの寸法との差（以下「ＣＤ（Critical Dimension）シフト」という。）が大きくなる。
図１４は、配線の長さ方向におけるＣＤシフトの配線幅依存性を示す図である。すなわち、図１４は、配線幅と、配線の長さ方向のＣＤシフト量との関係を示す図である。ここで、配線は、孤立配線とする。
図１４に示すように、孤立配線の配線幅が狭くなるにつれて、ＣＤシフト量は大きくなる傾向がある。これは、レジストの残し開口面積が小さくなると、レジストの切れ形状が劣化するためであると考えられる。例えば、孤立配線の配線幅が０．４μｍの場合のＣＤシフト量は０．０２μｍであるが、配線幅が０．２μｍの場合にはＣＤシフト量が０．０６μｍになってしまう。このＣＤシフトによる転写パターン形状への影響を小さくするため、設計段階で、レジストが後退する量（ＣＤシフト量）を見積もり、マスク（例えば、クロムマスク）パターンをＣＤシフト量の分だけ大きく設計しておく方法（マスクバイアス技術）がある。例えば、幅が０．２μｍで、長さが７００μｍの孤立配線を形成する場合には、図１４に示すＣＤシフト量０．０６μｍを加えた７００．０６μｍの長さでクロムマスクを作成する。このマスクを用いて露光すると、現像後のレジストパターンは配線長さ方向で後退し、設計寸法と同じ寸法（長さが７００μｍ）になる。図１４において、正方グリッドで対応可能な領域を斜線で示す。配線幅が０．１５μｍよりも狭い場合に、ＣＤシフトを考慮してマスクバイアス技術を適用すると、最小間隔だけ離間して配置された本来接しない配線同士が接してしまう。すなわち、配線間隔のマージンよりもＣＤシフトが大きくなってしまうため、正方グリッド上に配線設計できないという問題が発生する。
また、レジストパターンの角部の減少によるＣＤシフトを補正するため、マスクパターンの角部に補正パターンを付加する方法が用いられている。
図１４は、配線の長さ方向におけるＣＤシフトの配線幅依存性を示す図である。すなわち、図１４は、配線幅と、配線の長さ方向のＣＤシフト量との関係を示す図である。ここで、配線は、孤立配線とする。
図１４に示すように、孤立配線の配線幅が狭くなるにつれて、ＣＤシフト量は大きくなる傾向がある。これは、レジストの残し開口面積が小さくなると、レジストの切れ形状が劣化するためであると考えられる。例えば、孤立配線の配線幅が０．４μｍの場合のＣＤシフト量は０．０２μｍであるが、配線幅が０．２μｍの場合にはＣＤシフト量が０．０６μｍになってしまう。このＣＤシフトによる転写パターン形状への影響を小さくするため、設計段階で、レジストが後退する量（ＣＤシフト量）を見積もり、マスク（例えば、クロムマスク）パターンをＣＤシフト量の分だけ大きく設計しておく方法（マスクバイアス技術）がある。例えば、幅が０．２μｍで、長さが７００μｍの孤立配線を形成する場合には、図１４に示すＣＤシフト量０．０６μｍを加えた７００．０６μｍの長さでクロムマスクを作成する。このマスクを用いて露光すると、現像後のレジストパターンは配線長さ方向で後退し、設計寸法と同じ寸法（長さが７００μｍ）になる。図１４において、正方グリッドで対応可能な領域を斜線で示す。配線幅が０．１５μｍよりも狭い場合に、ＣＤシフトを考慮してマスクバイアス技術を適用すると、最小間隔だけ離間して配置された本来接しない配線同士が接してしまう。すなわち、配線間隔のマージンよりもＣＤシフトが大きくなってしまうため、正方グリッド上に配線設計できないという問題が発生する。
また、レジストパターンの角部の減少によるＣＤシフトを補正するため、マスクパターンの角部に補正パターンを付加する方法が用いられている。
上述したように、孤立配線の配線幅が０．１５μｍ未満の場合に、正方グリッド上の配線配置にマスクバイアス技術を適用すると問題があることが分かった。パターンの微細化により、マスクバイアス技術や、補正パターンを付加する方法では、ＣＤシフトを補正することが困難となる。つまり、配線幅が狭くなるにつれてＣＤシフト量は増加する一方、パターンが微細化して密集しているため、配線間隔マージンが小さく、ＣＤシフト量分補正したマスクパターンを形成することができない。従って、マスクバイアス技術による補正を行うことは困難となる。
また、多層配線構造の場合、配線のプロセスマージンに対して、ビアのプロセスマージンが小さくなり、ビア開口プロセスにおいて欠陥が発生しやすいという問題があった。これは、ビアのデータ率が低いことに起因する。図１５は、デバイス領域のデータ率の配線長依存性を示す図である。デバイス領域は１７μｍ×１７μｍの大きさであり、このデバイス領域において、配線幅が０．１μｍの配線と、０．１μｍ×０．１μｍのビアとを最小ピッチ２００ｎｍで配置する場合について述べる。第１層配線又は第２層配線の配線長が最小長さの５００ｎｍの場合には配線データ率は約２７％となり、配線長がデバイス領域限界の１７μｍの場合には配線データ率は５０％となる。よって、配線データ率は、２７〜５０％程度である。一方、図１５に示すように、ビアデータ率は、配線データ率よりも２桁小さいことが分かる。このようにビアデータ率が低いため、ビア形成の際の露光においては、光強度が弱く、光コントラストが低下する。このような光コントラストが低下した状態において、形成するビアの直径寸法が小さい場合、図１６に示すように顕著にＤＯＦ（焦点深度）が低下し、ビアの抜け特性が劣化し、レジスト寸法が変動する。図１６は、ＤＯＦのビア寸法依存性を示す図である。また、ビアエッチングの密度依存性を考慮すれば、特に、孤立ビアの抜け特性は劣化し、ローディング効果を含めて、極端なエッチング時間の上昇が発生する。従って、レジスト寸法変動に対するエッチングプロセスの変動量も大きくなり、再現性高くビアの形成を行うことができない。
従って、本発明は、以上のような問題を解決し、裕度をもって、正確なパターン形成を行うことができるように改良した配線構造を有する半導体装置を提供するものである。
本発明に係る半導体装置は、前記基板上に形成された複数の第１配線を含む第１配線層と、前記第１配線層上に形成され、前記第１配線に接続された複数のコンタクトを含むコンタクト層と、前記コンタクト層上に形成され、前記コンタクトに接続された複数の第２配線を含む第２配線層とを備える。前記コンタクトの対角方向の長さと、互いに隣接するコンタクト間の間隔とを足したコンタクトピッチは、互いに隣接する前記第１配線間の間隔のうち最小間隔と、前記第１配線の配線幅とを足した第１最小配線ピッチ、又は、互いに隣接する前記第２配線間の間隔のうち最小間隔と、前記第２配線の配線幅とを足した第２の最小配線ピッチ、よりも大きいことを特徴とするものである。
本発明の半導体装置において、前記コンタクトピッチが、前記第１最小配線ピッチ又は前記第２最小配線ピッチの、√２倍以上のものが好適である。
本発明の半導体装置において、前記第１最小配線ピッチ又は前記第２最小配線ピッチが、１５０ｎｍ未満のものが好適である。
本発明の半導体装置において、前記第１配線又は前記第２配線の配線幅の最小設計寸法は、前記コンタクトの最小設計寸法よりも小さいものが好適である。
本発明の半導体装置において、前記第１配線又は前記第２配線の配線幅の最小出来上がり寸法は、前記コンタクトの最小出来上がり寸法よりも小さいものが好適である。
本発明に係る半導体装置の製造方法は、多層配線を有する半導体装置の製造方法であって、
基板上に第１層間絶縁膜を形成する工程と、
前記第１層間絶縁膜内に第１配線用溝を形成する工程と、
前記第１配線用溝内に導電膜を埋め込むことにより、第１配線を形成する工程と、
前記第１層間絶縁膜及び第１配線上に第２層間絶縁膜を形成する工程と、
前記第２層間絶縁膜内に、前記第１配線と接続するビアホールを形成する工程と、
前記ビアホール内に導電膜を埋め込むことにより、ビアコンタクトを形成する工程と、
前記第２層間絶縁膜及びビアコンタクト上に第３層間絶縁膜を形成する工程と、
前記第３層間絶縁膜内に、前記ビアコンタクトと接続する第２配線用溝を形成する工程と、
前記第２配線用溝内に導電膜を埋め込むことにより、第２配線を形成する工程とを含み、
前記ビアコンタクトを、前記第１配線の最小配線ピッチ、又は、前記第２配線の最小配線ピッチよりも大きいコンタクトピッチで形成することを特徴とするものである。
基板上に第１層間絶縁膜を形成する工程と、
前記第１層間絶縁膜内に第１配線用溝を形成する工程と、
前記第１配線用溝内に導電膜を埋め込むことにより、第１配線を形成する工程と、
前記第１層間絶縁膜及び第１配線上に第２層間絶縁膜を形成する工程と、
前記第２層間絶縁膜内に、前記第１配線と接続するビアホールを形成する工程と、
前記ビアホール内に導電膜を埋め込むことにより、ビアコンタクトを形成する工程と、
前記第２層間絶縁膜及びビアコンタクト上に第３層間絶縁膜を形成する工程と、
前記第３層間絶縁膜内に、前記ビアコンタクトと接続する第２配線用溝を形成する工程と、
前記第２配線用溝内に導電膜を埋め込むことにより、第２配線を形成する工程とを含み、
前記ビアコンタクトを、前記第１配線の最小配線ピッチ、又は、前記第２配線の最小配線ピッチよりも大きいコンタクトピッチで形成することを特徴とするものである。
本発明に係る半導体装置の製造方法は、多層配線を有する半導体装置の製造方法であって、
基板上に第１層間絶縁膜を形成する工程と、
前記第１層間絶縁膜内に第１配線用溝を形成する工程と、
前記第１配線用溝内に導電膜を埋め込むことにより、第１配線を形成する工程と、
前記第１層間絶縁膜及び第１配線上に第２層間絶縁膜を形成する工程と、
前記第２層間絶縁膜内に第２配線用溝を形成する工程と、
前記第２配線用溝の下方の前記第２層間絶縁膜内に、前記第１配線と接続するビアホールを形成する工程と、
前記ビアホール及び第２配線用溝内に導電膜を埋め込むことにより、ビアコンタクト及び第２配線を形成する工程とを含み、
前記ビアコンタクトを、前記第１配線の最小配線ピッチ、又は、前記第２配線の最小配線ピッチよりも大きいコンタクトピッチで形成することを特徴とするものである。
基板上に第１層間絶縁膜を形成する工程と、
前記第１層間絶縁膜内に第１配線用溝を形成する工程と、
前記第１配線用溝内に導電膜を埋め込むことにより、第１配線を形成する工程と、
前記第１層間絶縁膜及び第１配線上に第２層間絶縁膜を形成する工程と、
前記第２層間絶縁膜内に第２配線用溝を形成する工程と、
前記第２配線用溝の下方の前記第２層間絶縁膜内に、前記第１配線と接続するビアホールを形成する工程と、
前記ビアホール及び第２配線用溝内に導電膜を埋め込むことにより、ビアコンタクト及び第２配線を形成する工程とを含み、
前記ビアコンタクトを、前記第１配線の最小配線ピッチ、又は、前記第２配線の最小配線ピッチよりも大きいコンタクトピッチで形成することを特徴とするものである。
本発明の半導体装置の製造方法において、前記コンタクトを、前記第１配線の最小配線ピッチ又は前記第２配線の最小配線ピッチの√２倍以上のコンタクトピッチで形成することが好適である。
本発明の半導体装置の製造方法において、前記第１配線又は前記第２配線を、最小配線ピッチが１５０ｎｍ未満となるように形成することが好適である。
本発明の半導体装置の製造方法において、前記ビアコンタクトの寸法が前記第１配線又は前記第２配線の配線幅の最小寸法よりも大きくなるように、前記ビアコンタクトを形成することが好適である。
本発明においては、半導体装置の第１又は第２配線の最小配線ピッチ寸法が、コンタクトの最小ピッチ寸法より小さい。従って、コンタクトは、第１又は第２配線の配置よりも大きなピッチで形成することができるため、コンタクト形成におけるプロセスマージンをある程度大きく確保することができる。従って、正確なパターンの形成を行うことができる。
以下、図面を参照してこの発明の実施の形態について説明する。なお、各図において、同一または相当する部分には同一符号を付してその説明を簡略化ないし省略する。
実施の形態１．
図１は、本発明の実施の形態１における半導体装置について説明するための断面模式図であり、図２は、本発明の実施の形態１における半導体装置の配線構造について説明するための上面模式図である。
図１は、本発明の実施の形態１における半導体装置について説明するための断面模式図であり、図２は、本発明の実施の形態１における半導体装置の配線構造について説明するための上面模式図である。
図１、図２に示すように、実施の形態１における半導体装置において、基板２には、図示を省略しているが、必要に応じて、トランジスタや配線層等が形成されている。また、基板２上には、第１配線層を構成する第１層間絶縁膜４が形成され、絶縁膜４内には、第１配線６が形成されている。第１層間絶縁膜４及び第１配線６の膜厚は、約２００ｎｍである。また、第１層間絶縁膜４及び第１配線６上には、ビア層を構成する第２層間絶縁膜８が形成されている。第２層間絶縁膜８内には、第２層間絶縁膜８を貫通して、第１配線６に接続するようにビアコンタクト（以下「ビア」という。）１０が形成されている。第２層間絶縁膜８及びビア１０の膜厚は、約２００ｎｍである。また、第２層間絶縁膜８及びビア１０上には、第２配線層を構成する第３層間絶縁膜１２が形成され、第３層間絶縁膜１２内には第２配線１４が形成されている。第３層間絶縁膜１２及び第２配線１４の膜厚は、約２００ｎｍである。第２配線１４は、必要に応じて、ビア１０に接続されている。即ち、第１配線６と第２配線１４とは、ビア１０により、必要箇所が電気的に接続されている。
図２は、各層の絶縁膜４、８、１２を省略し、配線６，１４及びビア１０のみを表したものである。図２において、左下方向の斜線部は、第１配線６を示し、右下がりの斜線部は第２配線１４を示している。また、□内に×が記載されている記号部分は、ビア１０を表す。また、このビア１０は、その上下に、第２配線１４、第１配線６が重なる部分であり、従って、この部分において、第１、第２配線６、１４が、ビア１０により接続されている。図２は、第１配線６と第２配線１４とが平行に配置された箇所を示している。
なお、簡略化のため、以下この明細書において、特記した場合を除き、図２における横方向を「長さ」とし、縦方向を「幅」と称することとする。
なお、簡略化のため、以下この明細書において、特記した場合を除き、図２における横方向を「長さ」とし、縦方向を「幅」と称することとする。
図２を参照して、具体的に、実施の形態１における半導体装置の配線構造について説明する。
例えば、第１配線６及び第２配線１４の配線長Ｌ６、Ｌ１４は５００ｎｍであり、配線幅Ｗ６、Ｗ１４は１００ｎｍである。また、第１配線６とこれに隣接する第１配線６との間隔Ｓ６は１００ｎｍであり、第２配線１４と隣接する第２配線１４との間隔Ｓ１４は１００ｎｍである。更に、第１配線６と、次の第１配線６までの距離、即ち、第１配線６の配線幅Ｗ６と、第１配線６間の間隔Ｓ６との合計距離である配線ピッチＰ６は、２００ｎｍであり、第２配線１４と、次の第２配線１４までの距離、即ち、配線幅Ｗ１４と間隔Ｓ１４との合計距離である配線ピッチＰ１４も、２００ｎｍである。
例えば、第１配線６及び第２配線１４の配線長Ｌ６、Ｌ１４は５００ｎｍであり、配線幅Ｗ６、Ｗ１４は１００ｎｍである。また、第１配線６とこれに隣接する第１配線６との間隔Ｓ６は１００ｎｍであり、第２配線１４と隣接する第２配線１４との間隔Ｓ１４は１００ｎｍである。更に、第１配線６と、次の第１配線６までの距離、即ち、第１配線６の配線幅Ｗ６と、第１配線６間の間隔Ｓ６との合計距離である配線ピッチＰ６は、２００ｎｍであり、第２配線１４と、次の第２配線１４までの距離、即ち、配線幅Ｗ１４と間隔Ｓ１４との合計距離である配線ピッチＰ１４も、２００ｎｍである。
また、ビア層において、１のビア１０に隣接するビア１０は、１のビア１０の対角方向、即ち、第１、第２配線６、１４に対して、約４５度斜めの方向に、配置されている。ビア１０の幅Ｗ１０、長さＬ１０は、各配線幅Ｗ６、Ｗ１４と同様に、１００ｎｍである。また、ビア１０の対角方向の長さ、即ち、直径Ｒ１０は、配線幅Ｗ６、Ｗ１４の√２倍であり、１４０ｎｍである。また、互いに対角方向に隣接する、ビア１０とビア１０との間隔Ｓ１０は、配線間隔Ｓ６、Ｓ１４の√２倍、即ち、１４０ｎｍである。従って、ビア１０と対角方向に隣接する次のビア１０までの長さであるピッチＰ１０は、２８０ｎｍである。正方グリッド上に配線及びビアを配置する場合に、上述のようにビアピッチＰ１０が配線ピッチの√２倍になるようにビア１０を配置することにより、ビア１０の集積度が最も高くなる。図２に示す構造では、正方グリッド上に配線ピッチの√２倍（２８０ｎｍ）のピッチＰ１０でビア１０を均等に配置することにより、ビア１０のプロセスマージンを向上させることができ、配線とビアとの合わせズレを低減することができる。
次に、上記半導体装置の製造方法、詳細には、多層配線構造の形成方法について説明する。
図３は、本発明の実施の形態１による半導体装置の製造方法を説明するための工程断面図である。詳細には、シングルダマシン法により配線構造を形成する方法を説明するための工程断面図である。
先ず、図３（ａ）に示すように、半導体素子（例えば、トランジスタ）が形成された基板２上に第１層間絶縁膜４を２００ｎｍの膜厚で形成する。次に、リソグラフィ技術及びドライエッチングにより、第１層間絶縁膜４内に第１配線用溝５を形成する。そして、第１配線用溝５内及び第１層間絶縁膜４上にＣｕ膜のような導電膜を堆積し、第１層間絶縁膜４をストッパ膜としてＣＭＰにより不要な導電膜を除去する。これにより、溝５内に導電膜が埋め込まれ、第１配線６が形成される。
次に、図３（ｂ）に示すように、第１層間絶縁膜４及び第１配線６上に第２層間絶縁膜８を２００ｎｍの膜厚で形成する。次に、リソグラフィ技術及びドライエッチングにより、第２層間絶縁膜８内に第１配線６と接続するビアホール９を形成する。そして、上記第１配線６と同様に、ビアホール９内に導電膜を埋め込むことにより、ビア１０を形成する。ここで、ビア１０は、第１配線６の最小配線ピッチ、又は、後述する第２配線１４の最小配線ピッチよりも大きいコンタクトピッチで形成する。
次に、図３（ｃ）に示すように、第２層間絶縁膜８及びビア１０上に第３層間絶縁膜１２を形成する。次に、リソグラフィ技術及びドライエッチングにより、第３層間絶縁膜１２内にビア１０と接続する第２配線用溝１３を形成する。そして、上記第１配線６と同様に、第２配線用溝１３内に導電膜を埋め込むことにより、第２配線１４を形成する。
以上の工程を経ることにより、図１及び図２に示す半導体装置が得られる。
図３は、本発明の実施の形態１による半導体装置の製造方法を説明するための工程断面図である。詳細には、シングルダマシン法により配線構造を形成する方法を説明するための工程断面図である。
先ず、図３（ａ）に示すように、半導体素子（例えば、トランジスタ）が形成された基板２上に第１層間絶縁膜４を２００ｎｍの膜厚で形成する。次に、リソグラフィ技術及びドライエッチングにより、第１層間絶縁膜４内に第１配線用溝５を形成する。そして、第１配線用溝５内及び第１層間絶縁膜４上にＣｕ膜のような導電膜を堆積し、第１層間絶縁膜４をストッパ膜としてＣＭＰにより不要な導電膜を除去する。これにより、溝５内に導電膜が埋め込まれ、第１配線６が形成される。
次に、図３（ｂ）に示すように、第１層間絶縁膜４及び第１配線６上に第２層間絶縁膜８を２００ｎｍの膜厚で形成する。次に、リソグラフィ技術及びドライエッチングにより、第２層間絶縁膜８内に第１配線６と接続するビアホール９を形成する。そして、上記第１配線６と同様に、ビアホール９内に導電膜を埋め込むことにより、ビア１０を形成する。ここで、ビア１０は、第１配線６の最小配線ピッチ、又は、後述する第２配線１４の最小配線ピッチよりも大きいコンタクトピッチで形成する。
次に、図３（ｃ）に示すように、第２層間絶縁膜８及びビア１０上に第３層間絶縁膜１２を形成する。次に、リソグラフィ技術及びドライエッチングにより、第３層間絶縁膜１２内にビア１０と接続する第２配線用溝１３を形成する。そして、上記第１配線６と同様に、第２配線用溝１３内に導電膜を埋め込むことにより、第２配線１４を形成する。
以上の工程を経ることにより、図１及び図２に示す半導体装置が得られる。
図１はシングルダマシン法により形成された多層配線の断面構造を示しているが、図４及び図５に示すようにデュアルダマシン法により多層配線を形成することができる。図４は、本実施の形態１による半導体装置において、デュアルダマシン法により形成された配線構造を説明するための断面図である。図５は、図４に示した半導体装置の製造方法を説明するための工程断面図である。
図４に示すように、第１層間絶縁膜４及び第１配線６上に第２層間絶縁膜１５が形成されている。第２層間絶縁膜１５内には、第１配線６に接続するビア１０と、該ビア１０に接続する第２配線１４とが形成されている。第２層間絶縁膜１５の膜厚は、例えば、約４００ｎｍである。
図４に示すように、第１層間絶縁膜４及び第１配線６上に第２層間絶縁膜１５が形成されている。第２層間絶縁膜１５内には、第１配線６に接続するビア１０と、該ビア１０に接続する第２配線１４とが形成されている。第２層間絶縁膜１５の膜厚は、例えば、約４００ｎｍである。
次に、図４に示す半導体装置の製造方法について説明する。
先ず、図３（ａ）に示した方法と同様の方法を用いて、基板２上の第１層間絶縁膜４内に第１配線６を形成する。
次に、図５（ａ）に示すように、第１層間絶縁膜４及び第１配線６上に、第２層間絶縁膜１５を４００ｎｍの膜厚で形成する。次に、リソグラフィ技術及びドライエッチングにより、第２層間絶縁膜１５内に第２配線用溝１６を形成する。続いて、リソグラフィ技術及びドライエッチングにより、第２配線用溝１６の下方の第２層間絶縁膜１５内に、第１配線６と接続するビアホール１７を形成する。
次に、図５（ｂ）に示すように、ビアホール１７内、第２配線用溝１６内、及び第２層間絶縁膜１５上にＣｕ膜のような導電膜を堆積し、第２層間絶縁膜１５をストッパ膜としてＣＭＰにより不要な導電膜を除去する。これにより、ビアホール１７及び溝１６内に導電膜が埋め込まれ、第２層間絶縁膜１５内にビア１０及び第２配線１４が形成される。
なお、上述したシングルダマシン法及びデュアルダマシン法は、後述する実施の形態２による半導体装置に適用可能である。
先ず、図３（ａ）に示した方法と同様の方法を用いて、基板２上の第１層間絶縁膜４内に第１配線６を形成する。
次に、図５（ａ）に示すように、第１層間絶縁膜４及び第１配線６上に、第２層間絶縁膜１５を４００ｎｍの膜厚で形成する。次に、リソグラフィ技術及びドライエッチングにより、第２層間絶縁膜１５内に第２配線用溝１６を形成する。続いて、リソグラフィ技術及びドライエッチングにより、第２配線用溝１６の下方の第２層間絶縁膜１５内に、第１配線６と接続するビアホール１７を形成する。
次に、図５（ｂ）に示すように、ビアホール１７内、第２配線用溝１６内、及び第２層間絶縁膜１５上にＣｕ膜のような導電膜を堆積し、第２層間絶縁膜１５をストッパ膜としてＣＭＰにより不要な導電膜を除去する。これにより、ビアホール１７及び溝１６内に導電膜が埋め込まれ、第２層間絶縁膜１５内にビア１０及び第２配線１４が形成される。
なお、上述したシングルダマシン法及びデュアルダマシン法は、後述する実施の形態２による半導体装置に適用可能である。
図６は、本実施の形態１において、配線及びビアを正方グリッド上に配置した例を示す平面図である。図２と異なり、配線６と配線１４とは平行に配置されていない。図６に示すように、２００ｎｍピッチの正方グリッド（図中に点線で示す）上に第１配線６及び第２配線１４が最小ピッチ２００ｎｍで配置されている。第１配線６と第２配線１４とは所定箇所でビア１０により接続されている。ビア１０は、最小配線ピッチ２００ｎｍの√２倍（すなわち、２８０ｎｍ）以上のピッチで配置されている。図６に示す構造でも、正方グリッド上に配線ピッチの√２倍以上のピッチでビア１０を配置することにより、ビア１０のプロセスマージンを向上させることができ、配線とビアの合わせズレを低減することができる。
以上説明したように、本実施の形態１では、ビアピッチが最小配線ピッチよりも大きくなるようにビアを配置した。これにより、ビア１０間に十分な間隔を持つことができる。従って、ビア部分に補正パターンを加えたり、あるいは、マスクバイアス技術による補正を行ったりすることができる。従って、微細化する配線構造においても、ビアプロセスマージンを確保した配線の形成を行うことができる。
図７は、本実施の形態１において、正方グリッド上に配置された電源配線の使用率の配線ピッチ依存性を示す図である。図８は、オングリッドで配置された信号配線と、オフグリッドで配置された信号配線とを示す平面図である。図７において、信号配線をオングリッドで配置した場合の電源配線使用率と、信号配線をオフグリッドで配置した場合の電源配線使用率とを比較している。
半導体装置においては異なる配線ピッチで電源配線が配置される。ここで、２００ｎｍピッチで配置された電源配線の使用率を１００％とする。配線ピッチが広い電源配線ほど使用率は低い。
また、信号配線の配置を電源配線の配置より優先した場合について説明する。信号配線１９ａをオングリッドで、すなわち電源メッシュ上に配置すると、この信号配線１９ａに対しては電源配線１８の配置の変更は不要である。一方、信号配線１９ｂをオフグリッドで配置すると、この信号配線１９ｂに対して電源配線の配置の変更が必要となる。すなわち、オングリッドの電源配線１８ｂに替えて、電源配線１８ａをオフグリッドで配置しなければならなくなる。このようにオフグリッドの電源配線１８ａを形成すれば、実質的に電源メッシュがくずれてしまう。
近年のトランジスタの高集積度化に伴ってオフ電流を精度良く制御する必要があり、電源電圧を下げる。１３０ｎｍノード以降の世代では、電源電圧が１．５Ｖ以下になり、電位ドロップが発生しやすくなる。この電位ドロップを防ぐため、電源電圧の均一な供給が求められている。
信号配線に本発明を適用すれば、信号配線をオングリッド上に配置することができるため、オングリッドで配置された電源配線の使用率を向上させることができ、電源メッシュのくずれを防止することができる。よって、電源電圧を均一に供給可能な電源構造を実現することができる。
半導体装置においては異なる配線ピッチで電源配線が配置される。ここで、２００ｎｍピッチで配置された電源配線の使用率を１００％とする。配線ピッチが広い電源配線ほど使用率は低い。
また、信号配線の配置を電源配線の配置より優先した場合について説明する。信号配線１９ａをオングリッドで、すなわち電源メッシュ上に配置すると、この信号配線１９ａに対しては電源配線１８の配置の変更は不要である。一方、信号配線１９ｂをオフグリッドで配置すると、この信号配線１９ｂに対して電源配線の配置の変更が必要となる。すなわち、オングリッドの電源配線１８ｂに替えて、電源配線１８ａをオフグリッドで配置しなければならなくなる。このようにオフグリッドの電源配線１８ａを形成すれば、実質的に電源メッシュがくずれてしまう。
近年のトランジスタの高集積度化に伴ってオフ電流を精度良く制御する必要があり、電源電圧を下げる。１３０ｎｍノード以降の世代では、電源電圧が１．５Ｖ以下になり、電位ドロップが発生しやすくなる。この電位ドロップを防ぐため、電源電圧の均一な供給が求められている。
信号配線に本発明を適用すれば、信号配線をオングリッド上に配置することができるため、オングリッドで配置された電源配線の使用率を向上させることができ、電源メッシュのくずれを防止することができる。よって、電源電圧を均一に供給可能な電源構造を実現することができる。
なお、本発明において、第１、第２配線の配線幅、配線長、配線ピッチは、実施の形態１において説明したものに限るものではない。また、コンタクト（実施の形態１のビア１０）の幅、直径、ピッチも、実施の形態１において説明したものに限るものではない。ただし、コンタクトのピッチは、配線ピッチより長い必要がある。
また、隣接するビアが、各ビアの対角線方向に配置されている場合について説明した。しかし、ビアの配置位置は、対角線方向に限るものではなく、１のビアに対して、最も近いビアが、斜め方向に、即ち、その距離が、配線ピッチよりも長く取れるように配置してあればよい。
すなわち、Ｘ方向とＹ方向とが不均等な変則グリッド上に、配線及びビアを配置することができる。この場合、配線を接続するビアは、配線の最小ピッチよりも大きいピッチで配置する。また、ビアのピッチが配線の最小ピッチよりも大きければ、配線及びビアをグリッド以外の場所に配置してもよい。すなわち、配線及びビアをオフグリッドで配置してもよい。図１４に示すように、孤立配線の配線幅が０．１５未満の場合には正方グリッドで対応できないため、この場合にはオフグリッドで対応することができる。（後述する実施の形態２についても同様）。
すなわち、Ｘ方向とＹ方向とが不均等な変則グリッド上に、配線及びビアを配置することができる。この場合、配線を接続するビアは、配線の最小ピッチよりも大きいピッチで配置する。また、ビアのピッチが配線の最小ピッチよりも大きければ、配線及びビアをグリッド以外の場所に配置してもよい。すなわち、配線及びビアをオフグリッドで配置してもよい。図１４に示すように、孤立配線の配線幅が０．１５未満の場合には正方グリッドで対応できないため、この場合にはオフグリッドで対応することができる。（後述する実施の形態２についても同様）。
実施の形態２．
図９は、本発明の実施の形態２における半導体装置を説明するための断面模式図である。また、図１０は、実施の形態２における半導体装置の配線構造について説明するための上面模式図である。
図９及び図１０に示すように、本実施の形態２における半導体装置は、実施の形態１において説明した半導体装置と類似するものである。但し、実施の形態２における半導体装置のビアは、配線幅より大きく形成されている。以下、具体的に説明する。
図９は、本発明の実施の形態２における半導体装置を説明するための断面模式図である。また、図１０は、実施の形態２における半導体装置の配線構造について説明するための上面模式図である。
図９及び図１０に示すように、本実施の形態２における半導体装置は、実施の形態１において説明した半導体装置と類似するものである。但し、実施の形態２における半導体装置のビアは、配線幅より大きく形成されている。以下、具体的に説明する。
実施の形態２における半導体装置は、実施の形態１における半導体装置と同様に、基板２２上に第１配線層を構成する第１層間絶縁膜２４が形成されている。第１層間絶縁膜２４内には、第１配線２６が形成されている。第１層間絶縁膜２４及び第１配線２６の膜厚は、約２００ｎｍである。また、第１層間絶縁膜２４上には、ビア層を構成する第２層間絶縁膜２８が形成され、第２層間絶縁膜２８内には、ビア３０が形成されている。ビア３０は、第１配線２６の所定箇所に接続されている。また、第２層間絶縁膜２８及びビア３０の膜厚は、約２００ｎｍである。また、第２層間絶縁膜２８上には、第２配線層を構成する第３層間絶縁膜３２が形成され、第３層間絶縁膜３２内には、第２配線３４が形成されている。第３層間絶縁膜３２及び第２配線３４の膜厚は、約２００ｎｍである。また、第２配線３４は、ビア３０の所定箇所に接続され、これにより、第１の配線２６と、第２配線３４とは電気的に接続されている。
図１０は、各層の絶縁膜２４、２８、３２を省略し、配線２６，３４及びビア３０のみを表したものである。図１０において、左下方向の斜線部は、第１配線２６を示し、右下がりの斜線部は、第２配線３４を示している。また、□内に×が記載されている記号部分は、ビア３０を表す。また、このビア３０は、その上下に、第２配線３４、第１配線２６が重なる部分であり、従って、この部分において、第１、第２配線２６、３４が、ビア３０により接続されている。図１０は、第１配線２６と第２配線３４とが平行に配置された個所を示している。
なお、簡略化のため、以下この明細書において、特記した場合を除き、図１０における横方向を「長さ」とし、縦方向を「幅」と称することとする。
なお、簡略化のため、以下この明細書において、特記した場合を除き、図１０における横方向を「長さ」とし、縦方向を「幅」と称することとする。
図１０を参照して、第１配線２６及び第２配線３４は、それぞれ、実施の形態１における第１配線６、第２配線１４と同様の、配線長、配線幅、配線間隔、配線ピッチを有する。具体的には、配線長Ｌ２６，Ｌ３４は５００ｎｍ、配線幅Ｗ２６，Ｗ３４は１００ｎｍ、配線間隔Ｓ２６，Ｓ３４は１００ｎｍ、配線ピッチＰ２６，Ｐ３４は２００ｎｍである。
また、ビア３０の幅Ｗ３０、長さＬ３０は、約１２７ｎｍであり、各配線幅Ｗ２６、Ｗ３４より約２７ｎｍ程度大きくなっている。また、ビア３０の対角方向、即ち、直径Ｒ３０の長さは、約１８０ｎｍであり、配線幅Ｗ２６、Ｗ３４の√２倍より、多少大きく形成されている。また、ここで、ビア３０は、互いに対角方向に隣接するビアとの間隔Ｓ３０は、１００ｎｍである。従って、対角方向に隣接するビア３０と次のビア３０までの間隔であるピッチＰ３０は、２８０ｎｍ、すなわち、最小配線ピッチＰ２６，Ｐ３４の√２倍である。正方グリッド上に配線及びビアを配置する場合に、上述のようにビアピッチＰ３０が配線ピッチの√２倍になるようにビア３０を配置することにより、ビア３０の集積度が最も高くなる。図１０に示す構造では、正方グリッド上に配線ピッチの√２倍（２８０ｎｍ）のピッチＰ３０でビア３０を均等に配置することにより、ビア３０のプロセスマージンを向上させることができ、配線とビアとの合わせズレを低減することができる。
図１１は、本実施の形態２において、配線及びビアを正方グリッド上に配置した例を示す平面図である。図１０と異なり、配線２６と配線３４とは平行に配置されていない。図１１に示すように、２００ｎｍピッチの正方グリッド（図中に点線で示す）上に第１配線２６及び第２配線３４が最小ピッチ２００ｎｍで配置されている。第１配線２６と第２配線３４とは所定箇所でビア３０により接続されている。ビア３０は、最小配線ピッチ２００ｎｍの√２倍（すなわち、２８０ｎｍ）以上のピッチで配置されている。図１１に示す構造でも、正方グリッド上に配線ピッチの√２倍以上のピッチでビア３０を配置することにより、ビア３０のプロセスマージンを向上させることができ、配線とビアの合わせズレを低減することができる。
図１１は、本実施の形態２において、配線及びビアを正方グリッド上に配置した例を示す平面図である。図１０と異なり、配線２６と配線３４とは平行に配置されていない。図１１に示すように、２００ｎｍピッチの正方グリッド（図中に点線で示す）上に第１配線２６及び第２配線３４が最小ピッチ２００ｎｍで配置されている。第１配線２６と第２配線３４とは所定箇所でビア３０により接続されている。ビア３０は、最小配線ピッチ２００ｎｍの√２倍（すなわち、２８０ｎｍ）以上のピッチで配置されている。図１１に示す構造でも、正方グリッド上に配線ピッチの√２倍以上のピッチでビア３０を配置することにより、ビア３０のプロセスマージンを向上させることができ、配線とビアの合わせズレを低減することができる。
図１２は、本実施の形態２において、ビア合わせズレ量と、ビア抵抗との関係を示す図である。比較のため、ビアサイズと配線幅が同じ実施の形態１のデータを示した。
図１２に示すように、同じ幅のビアと配線とを有する実施の形態１による半導体装置においては、例えば、合わせずれが約３０ｎｍ発生した場合に、ビア抵抗は急激に上昇し、合わせずれが０（ゼロ）の時に対して、約５Ω程度大きくなっている。これに対して、本実施の形態２による半導体装置においては、例えば、合わせずれが、約３０ｎｍ発生した場合にも、ビア抵抗の変動量は小さく、合わせずれによるビア抵抗の上昇が抑えられている。即ち、実施の形態１による半導体装置に比して、本実施の形態２による半導体装置では、ビア３０を、第１及び第２配線幅Ｗ２６，Ｗ３４より大きくしているため、ビア３０と、第１及び第２配線２６，３４との合わせに対しても、裕度を大きくとることができる。よって、リソグラフィーの合わせ精度に関して、実施の形態１よりも更に大きな裕度が得られる。このような裕度により、ビア開口の絶縁膜耐性を低く設定できるため、半導体装置のプロセスマージンを大きくとることができる。
図１２に示すように、同じ幅のビアと配線とを有する実施の形態１による半導体装置においては、例えば、合わせずれが約３０ｎｍ発生した場合に、ビア抵抗は急激に上昇し、合わせずれが０（ゼロ）の時に対して、約５Ω程度大きくなっている。これに対して、本実施の形態２による半導体装置においては、例えば、合わせずれが、約３０ｎｍ発生した場合にも、ビア抵抗の変動量は小さく、合わせずれによるビア抵抗の上昇が抑えられている。即ち、実施の形態１による半導体装置に比して、本実施の形態２による半導体装置では、ビア３０を、第１及び第２配線幅Ｗ２６，Ｗ３４より大きくしているため、ビア３０と、第１及び第２配線２６，３４との合わせに対しても、裕度を大きくとることができる。よって、リソグラフィーの合わせ精度に関して、実施の形態１よりも更に大きな裕度が得られる。このような裕度により、ビア開口の絶縁膜耐性を低く設定できるため、半導体装置のプロセスマージンを大きくとることができる。
以上説明したように、実施の形態２においても、ビアピッチが最小配線ピッチよりも大きくなるようにビアを配置した。これにより、ビア１０間に十分な間隔を持つことができる。従って、ビア部分に補正パターンを追加したり、マスクバイアス技術による補正を行った上で、パターンを形成することができる。従って、プロセスマージンを大きくとって、正確なパターンの形成を行うことができる。
さらに、本実施の形態２では、ビアサイズを配線幅よりも大きくすることにより、配線とビアの合わせの裕度を実施の形態１よりも大きくとることができる。
さらに、本実施の形態２では、ビアサイズを配線幅よりも大きくすることにより、配線とビアの合わせの裕度を実施の形態１よりも大きくとることができる。
また、実施の形態２においては、ビア３０の出来上がり幅の寸法Ｗ３０が、各配線２６、３４の出来上がり幅の寸法Ｗ２６、Ｗ３４より大きい場合について説明した。しかし、例えば、微細なビアを形成するにあたり、光コントラストの低下等により、設計通りにビアの形成ができない場合も考えられる。しかしながら、この実施の形態２によれば、少なくとも設計上の寸法では、ビア３０の幅Ｗ３０を、各配線２６、３４幅Ｗ２６、Ｗ３４より大きくしている。従って、実際に形成したビア３０が設計寸法に対して、ある程度小さくなった場合であっても、ビア抵抗の上昇を抑えることができる。
なお、実施の形態２においては、ビア３０の幅Ｗ３０を、第１、第２配線２６、３４の配線幅Ｗ２６、Ｗ３４に対して、約２７ｎｍ程度大きく形成する場合について説明した。しかし、この発明において、ビア３０と各配線２６、３４との幅の差は、この大きさに限るものではない。但し、好適には、この幅の差は、配線幅の約２０％〜約４０％程度とすることが好ましい。
その他は、実施の形態１と同様であるから説明を省略する。
その他は、実施の形態１と同様であるから説明を省略する。
なお、実施の形態１，２における第１配線６及び第１層間絶縁膜４、並びに、第１配線２６及び第１層間絶縁膜２４は、特許請求の範囲の「第１配線層」に該当する。また、第２配線１４及び第３層間絶縁膜１２、並びに、第２配線３４及び第３層間絶縁膜３２は、「第２配線層」に該当する。また、ビア１０，３２は、「コンタクト」又は「ビアコンタクト」に該当する。また、ビア１０及び第２層間絶縁膜８、並びに、ビア３０及び第２層間絶縁膜２８は、「コンタクト層」に該当する。
また、例えば、実施の形態１，２における、ビア１０，３０の直径Ｒ３０は、特許請求の範囲の「コンタクトの対角方向の長さ」に該当し、ビア間隔Ｓ１０，Ｓ３０は、「コンタクト間の間隔」に該当し、ビアピッチＰ１０，Ｐ３０は、「コンタクトピッチ」に該当する。また、第１配線６、２６の幅Ｗ６，Ｗ２６は、「第１配線の配線幅」に該当し、第１配線６，２６間の間隔Ｓ６，Ｓ２６は、「第１配線間の間隔」に該当し、第１配線６，２６のピッチＰ６，Ｐ２６は、「第１最小配線ピッチ」に該当する。また、第２配線１４，３４の幅Ｗ１４，Ｗ３４は、「第２配線の配線幅」に該当し、第２配線１４，３４間の間隔Ｓ１４，Ｓ３４は、「第２配線間の間隔」に該当し、第２配線１４，３４のピッチＰ１４，Ｐ３４は、「第２最小配線ピッチ」に該当する。
２、２２ 基板
４、２４ 第１層間絶縁膜
５，１３，１６ 配線用溝
６、２６ 第１配線
８、２８ 第２層間絶縁膜
９，１７ ビアホール
１０、３０ ビア
１２、３２ 第３層間絶縁膜
１４、３４ 第２配線
１８，１８ａ，１８ｂ 電源配線
１９ａ，１９ｂ 信号配線
２０ ビア
４、２４ 第１層間絶縁膜
５，１３，１６ 配線用溝
６、２６ 第１配線
８、２８ 第２層間絶縁膜
９，１７ ビアホール
１０、３０ ビア
１２、３２ 第３層間絶縁膜
１４、３４ 第２配線
１８，１８ａ，１８ｂ 電源配線
１９ａ，１９ｂ 信号配線
２０ ビア
Claims (9)
- 基板と、
前記基板上に形成された複数の第１配線を含む第１配線層と、
前記第１配線層上に形成され、前記第１配線に接続された複数のコンタクトを含むコンタクト層と、
前記コンタクト層上に形成され、前記コンタクトに接続された複数の第２配線を含む第２配線層とを備え、
前記コンタクトの対角方向の長さと、互いに隣接するコンタクト間の間隔とを足したコンタクトピッチは、
互いに隣接する前記第１配線間の間隔のうち最小間隔と、前記第１配線の配線幅と、を足した第１最小配線ピッチ、又は、
互いに隣接する前記第２配線間の間隔のうち最小間隔と、前記第２配線の配線幅と、を足した第２最小配線ピッチ、
よりも大きいことを特徴とする半導体装置。 - 請求項１に記載の半導体装置において、
前記コンタクトピッチは、前記第１最小配線ピッチ又は前記第２最小配線ピッチの、√２倍以上であることを特徴とする半導体装置。 - 請求項１に記載の半導体装置において、
前記第１最小配線ピッチ又は前記第２最小配線ピッチは、１５０ｎｍ未満であることを特徴とする半導体装置。 - 請求項１から３のいずれかに記載の半導体装置において、
前記第１配線又は前記第２配線の配線幅の最小設計寸法は、前記コンタクトの最小設計寸法よりも小さいことを特徴とする半導体装置。 - 請求項１から３のいずれかに記載の半導体装置において、
前記第１配線又は前記第２配線の配線幅の最小出来上がり寸法は、前記コンタクトの最小出来上がり寸法よりも小さいことを特徴とする半導体装置。 - 多層配線を有する半導体装置の製造方法であって、
基板上に第１層間絶縁膜を形成する工程と、
前記第１層間絶縁膜内に第１配線用溝を形成する工程と、
前記第１配線用溝内に導電膜を埋め込むことにより、第１配線を形成する工程と、
前記第１層間絶縁膜及び第１配線上に第２層間絶縁膜を形成する工程と、
前記第２層間絶縁膜内に、前記第１配線と接続するビアホールを形成する工程と、
前記ビアホール内に導電膜を埋め込むことにより、ビアコンタクトを形成する工程と、
前記第２層間絶縁膜及びビアコンタクト上に第３層間絶縁膜を形成する工程と、
前記第３層間絶縁膜内に、前記ビアコンタクトと接続する第２配線用溝を形成する工程と、
前記第２配線用溝内に導電膜を埋め込むことにより、第２配線を形成する工程とを含み、
前記ビアコンタクトを、前記第１配線の最小配線ピッチ、又は、前記第２配線の最小配線ピッチよりも大きいコンタクトピッチで形成することを特徴とする半導体装置の製造方法。 - 多層配線を有する半導体装置の製造方法であって、
基板上に第１層間絶縁膜を形成する工程と、
前記第１層間絶縁膜内に第１配線用溝を形成する工程と、
前記第１配線用溝内に導電膜を埋め込むことにより、第１配線を形成する工程と、
前記第１層間絶縁膜及び第１配線上に第２層間絶縁膜を形成する工程と、
前記第２層間絶縁膜内に第２配線用溝を形成する工程と、
前記第２配線用溝の下方の前記第２層間絶縁膜内に、前記第１配線と接続するビアホールを形成する工程と、
前記ビアホール及び第２配線用溝内に導電膜を埋め込むことにより、ビアコンタクト及び第２配線を形成する工程とを含み、
前記ビアコンタクトを、前記第１配線の最小配線ピッチ、又は、前記第２配線の最小配線ピッチよりも大きいコンタクトピッチで形成することを特徴とする半導体装置の製造方法。 - 請求項６又は７に記載の半導体装置の製造方法において、
前記第１配線又は前記第２配線を、最小配線ピッチが１５０ｎｍ未満となるように形成することを特徴とする半導体装置の製造方法。 - 請求項６から８のいずれかに記載の半導体装置の製造方法において、
前記ビアコンタクトの寸法が前記第１配線又は前記第２配線の配線幅の最小寸法よりも大きくなるように、前記ビアコンタクトを形成することを特徴とする半導体装置の製造方法。
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