JP4942862B1 - 積層焼結セラミック配線基板、及び当該配線基板を含む半導体パッケージ - Google Patents
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Abstract
【選択図】図1
Description
セラミックを含んでなる複数の誘電体層からなる基材と、
2つの主面の一方の表面である第1主面に露出するように配設され、且つ導体を含んでなる、1つ以上の第1表面電極と、
2つの主面の他方の表面である第2主面に露出するように配設され、且つ導体を含んでなる、1つ以上の第2表面電極と、
前記基材中に埋設され、且つ導体を含んでなる内層配線と、
を備える積層焼結セラミック配線基板であって、
前記内層配線が、前記第1表面電極の少なくとも一部と前記第2表面電極の少なくとも一部とを電気的に接続し、
前記内層配線が、前記主面に垂直な方向において前記複数の誘電体層の少なくとも1つを貫通して延在する貫通導体、及び前記主面に平行な複数の面内において延在する面内導体を含んでなり、
前記面内導体の少なくとも一部が、延在方向に垂直な断面の前記主面に平行な面内における寸法が15μm以下であり、且つ前記主面に平行な面内において隣り合う面内導体の間隔が15μm以下である、微細面内配線として構成されており、
前記微細面内配線を含む前記主面に平行な2つの面によって挟まれ且つ微細面内配線を含まない領域に含まれる前記誘電体層の前記主面に垂直な方向における寸法が、4μmを超え且つ25μm以下である、
積層焼結セラミック配線基板によって達成される。
半導体素子とパッケージ基板とを含んでなる半導体パッケージであって、
前記半導体素子と前記パッケージ基板とが、前記半導体素子と前記パッケージ基板との間に介装された中間基板を介して電気的に接続されており、
前記中間基板が、
セラミックを含んでなる複数の誘電体層からなる基材と、
2つの主面の一方の表面である第1主面に露出するように配設され、且つ導体を含んでなる、1つ以上の第1表面電極と、
2つの主面の他方の表面である第2主面に露出するように配設され、且つ導体を含んでなる、1つ以上の第2表面電極と、
前記基材中に埋設され、且つ導体を含んでなる内層配線と、
を備える積層焼結セラミック配線基板であって、
前記内層配線が、前記第1表面電極の少なくとも一部と前記第2表面電極の少なくとも一部とを電気的に接続し、
前記内層配線が、前記主面に垂直な方向において前記複数の誘電体層の少なくとも1つを貫通して延在する貫通導体、及び前記主面に平行な複数の面内において延在する面内導体を含んでなり、
前記面内導体の少なくとも一部が、延在方向に垂直な断面の前記主面に平行な面内における寸法が15μm以下であり、且つ前記主面に平行な面内において隣り合う面内導体の間隔が15μm以下である、微細面内配線として構成されており、
前記微細面内配線を含む前記主面に平行な2つの面によって挟まれ且つ微細面内配線を含まない領域に含まれる前記誘電体層の前記主面に垂直な方向における寸法が、4μmを超え且つ25μm以下である、
積層焼結セラミック配線基板である、
半導体パッケージによって達成される。
セラミックを含んでなる複数の誘電体層からなる基材と、
2つの主面の一方の表面である第1主面に露出するように配設され、且つ導体を含んでなる、1つ以上の第1表面電極と、
2つの主面の他方の表面である第2主面に露出するように配設され、且つ導体を含んでなる、1つ以上の第2表面電極と、
前記基材中に埋設され、且つ導体を含んでなる内層配線と、
を備える積層焼結セラミック配線基板であって、
前記内層配線が、前記第1表面電極の少なくとも一部と前記第2表面電極の少なくとも一部とを電気的に接続し、
前記内層配線が、前記主面に垂直な方向において前記複数の誘電体層の少なくとも1つを貫通して延在する貫通導体、及び前記主面に平行な複数の面内において延在する面内導体を含んでなり、
前記面内導体の少なくとも一部が、延在方向に垂直な断面の前記主面に平行な面内における寸法が15μm以下であり、且つ前記主面に平行な面内において隣り合う面内導体の間隔が15μm以下である、微細面内配線として構成されており、
前記微細面内配線を含む前記主面に平行な2つの面によって挟まれ且つ微細面内配線を含まない領域に含まれる前記誘電体層の前記主面に垂直な方向における寸法が、4μmを超え且つ25μm以下である、
積層焼結セラミック配線基板である。
本発明の前記第1の実施態様に係る積層焼結セラミック配線基板であって、
前記導体が、金、銀、及び銅から選ばれる少なくとも1種の金属を含んでなる、
積層焼結セラミック配線基板である。
本発明の前記第2の実施態様に係る積層焼結セラミック配線基板であって、
前記導体が銅を含んでなり、
前記セラミックが、1080℃未満の温度において焼結可能なセラミックである、
配線基板である。
本発明の前記第2の実施態様に係る積層焼結セラミック配線基板であって、
前記導体が銀を含んでなり、
前記セラミックが、960℃未満の温度において焼結可能なセラミックである、
積層焼結セラミック配線基板である。
半導体素子とパッケージ基板とを含んでなる半導体パッケージであって、
前記半導体素子と前記パッケージ基板とが、前記半導体素子と前記パッケージ基板との間に介装された中間基板を介して電気的に接続されており、
前記中間基板が、
セラミックを含んでなる複数の誘電体層からなる基材と、
2つの主面の一方の表面である第1主面に露出するように配設され、且つ導体を含んでなる、1つ以上の第1表面電極と、
2つの主面の他方の表面である第2主面に露出するように配設され、且つ導体を含んでなる、1つ以上の第2表面電極と、
前記基材中に埋設され、且つ導体を含んでなる内層配線と、
を備える積層焼結セラミック配線基板であって、
前記内層配線が、前記第1表面電極の少なくとも一部と前記第2表面電極の少なくとも一部とを電気的に接続し、
前記内層配線が、前記主面に垂直な方向において前記複数の誘電体層の少なくとも1つを貫通して延在する貫通導体、及び前記主面に平行な複数の面内において延在する面内導体を含んでなり、
前記面内導体の少なくとも一部が、延在方向に垂直な断面の前記主面に平行な面内における寸法が15μm以下であり、且つ前記主面に平行な面内において隣り合う面内導体の間隔が15μm以下である、微細面内配線として構成されており、
前記微細面内配線を含む前記主面に平行な2つの面によって挟まれ且つ微細面内配線を含まない領域に含まれる前記誘電体層の前記主面に垂直な方向における寸法が、4μmを超え且つ25μm以下である、
積層焼結セラミック配線基板である、
半導体パッケージである。
本発明の前記第5の実施態様に係る半導体パッケージであって、
前記半導体素子が半導体ICチップである、
半導体パッケージである。
本発明の前記第5又は第6の実施態様の何れか1項に係る半導体パッケージであって、
前記パッケージ基板の基材が樹脂を含んでなる、
半導体パッケージである。
本発明の前記第5乃至第7の実施態様の何れか1項に係る半導体パッケージであって、
前記導体が、金、銀、及び銅から選ばれる少なくとも1種の金属を含んでなる、
半導体パッケージである。
本発明の前記第8の実施態様に係る半導体パッケージであって、
前記導体が銅を含んでなり、
前記セラミックが、1080℃未満の温度において焼結可能なセラミックである、
半導体パッケージである。
本発明の前記第8の実施態様に係る半導体パッケージであって、
前記導体が銀を含んでなり、
前記セラミックが、960℃未満の温度において焼結可能なセラミックである、
半導体パッケージである。
前述のように、図1は、本発明の1つの実施態様に係る積層焼結セラミック配線基板の縦断面の模式図である。より具体的には、図1は、本発明の1つの実施態様に係る積層焼結セラミック配線基板の、主面と直行する平面による断面(縦断面)の模式図である。図1に示すように、本発明の1つの実施態様に係る積層焼結セラミック配線基板10は、セラミックを含んでなる複数の誘電体層からなる基材11と、当該基板10の2つの主面の一方の表面である第1主面に露出するように配設され且つ導体を含んでなる1つ以上の第1表面電極12と、当該基板10の2つの主面の他方の表面である第2主面に露出するように配設され且つ導体を含んでなる1つ以上の第2表面電極13と、前記基材11中に埋設され、且つ導体を含んでなる内層配線14と、を備える。
(1)評価用サンプル基板の作成
前述のように、図2は、本発明の幾つかの実施態様に係る積層焼結セラミック配線基板における内層配線のオープン不良及びショート不良の発生率と微細面内配線の構成との関係を調べるための評価用サンプル基板の構成を模式的に表す模式図である。より具体的には、図1は、本発明の1つの実施態様に係る積層焼結セラミック配線基板の、主面と直行する平面による断面(縦断面)の模式図である。本実施例に係る評価用サンプル基板は、前述のゲルキャスト法によって作成した。
評価用サンプル基板のオープン不良率の測定においては、個々の評価用サンプル基板において、端子P1と端子P2との間、及び端子N1と端子N2との間の導通状態を検査し、いずれかが導通しないものはオープン不良とした。また、評価用サンプル基板のショート不良率の測定においては、個々の評価用サンプル基板において、端子P1と端子N1との間、端子P2と端子N2との間の絶縁状態を検査し、いずれかが絶縁不良のものはショート不良とした。上記導通状態及び絶縁状態の検査は、例えば、検査対象となる端子間に所定の電圧を印加し、当該端子間における電流の検出の有無を調べることにより行うことができる。
Claims (10)
- セラミックを含んでなる複数の誘電体層からなる基材と、
2つの主面の一方の表面である第1主面に露出するように配設され、且つ導体を含んでなる、1つ以上の第1表面電極と、
2つの主面の他方の表面である第2主面に露出するように配設され、且つ導体を含んでなる、1つ以上の第2表面電極と、
前記基材中に埋設され、且つ導体を含んでなる内層配線と、
を備える積層焼結セラミック配線基板であって、
前記内層配線が、前記第1表面電極の少なくとも一部と前記第2表面電極の少なくとも一部とを電気的に接続し、
前記内層配線が、前記主面に垂直な方向において前記複数の誘電体層の少なくとも1つを貫通して延在する貫通導体、及び前記主面に平行な複数の面内において延在する面内導体を含んでなり、
前記面内導体の少なくとも一部が、延在方向に垂直な断面の前記主面に平行な面内における寸法が15μm以下であり、且つ前記主面に平行な面内において隣り合う面内導体の間隔が15μm以下である、微細面内配線として構成されており、
前記微細面内配線を含む前記主面に平行な2つの面によって挟まれ且つ微細面内配線を含まない領域に含まれる前記誘電体層の前記主面に垂直な方向における寸法が、4μmを超え且つ25μm以下である、
積層焼結セラミック配線基板。 - 請求項1に記載の積層焼結セラミック配線基板であって、
前記導体が、金、銀、及び銅から選ばれる少なくとも1種の金属を含んでなる、
積層焼結セラミック配線基板。 - 請求項2に記載の積層焼結セラミック配線基板であって、
前記導体が銅を含んでなり、
前記セラミックが、1080℃未満の温度において焼結可能なセラミックである、
配線基板。 - 請求項2に記載の積層焼結セラミック配線基板であって、
前記導体が銀を含んでなり、
前記セラミックが、960℃未満の温度において焼結可能なセラミックである、
積層焼結セラミック配線基板。 - 半導体素子とパッケージ基板とを含んでなる半導体パッケージであって、
前記半導体素子と前記パッケージ基板とが、前記半導体素子と前記パッケージ基板との間に介装された中間基板を介して電気的に接続されており、
前記中間基板が、
セラミックを含んでなる複数の誘電体層からなる基材と、
2つの主面の一方の表面である第1主面に露出するように配設され、且つ導体を含んでなる、1つ以上の第1表面電極と、
2つの主面の他方の表面である第2主面に露出するように配設され、且つ導体を含んでなる、1つ以上の第2表面電極と、
前記基材中に埋設され、且つ導体を含んでなる内層配線と、
を備える積層焼結セラミック配線基板であって、
前記内層配線が、前記第1表面電極の少なくとも一部と前記第2表面電極の少なくとも一部とを電気的に接続し、
前記内層配線が、前記主面に垂直な方向において前記複数の誘電体層の少なくとも1つを貫通して延在する貫通導体、及び前記主面に平行な複数の面内において延在する面内導体を含んでなり、
前記面内導体の少なくとも一部が、延在方向に垂直な断面の前記主面に平行な面内における寸法が15μm以下であり、且つ前記主面に平行な面内において隣り合う面内導体の間隔が15μm以下である、微細面内配線として構成されており、
前記微細面内配線を含む前記主面に平行な2つの面によって挟まれ且つ微細面内配線を含まない領域に含まれる前記誘電体層の前記主面に垂直な方向における寸法が、4μmを超え且つ25μm以下である、
積層焼結セラミック配線基板である、
半導体パッケージ。 - 請求項5に記載の半導体パッケージであって、
前記半導体素子が半導体ICチップである、
半導体パッケージ。 - 請求項5又は6の何れか1項に記載の半導体パッケージであって、
前記パッケージ基板の基材が樹脂を含んでなる、
半導体パッケージ。 - 請求項5乃至7の何れか1項に記載の半導体パッケージであって、
前記導体が、金、銀、及び銅から選ばれる少なくとも1種の金属を含んでなる、
半導体パッケージ。 - 請求項8に記載の半導体パッケージであって、
前記導体が銅を含んでなり、
前記セラミックが、1080℃未満の温度において焼結可能なセラミックである、
半導体パッケージ。 - 請求項8に記載の半導体パッケージであって、
前記導体が銀を含んでなり、
前記セラミックが、960℃未満の温度において焼結可能なセラミックである、
半導体パッケージ。
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