JPH09237855A - セラミックス多層配線基板 - Google Patents

Abstract

(57)【要約】 【課題】 パッケージ基体等として用いられるセラミッ
クス多層配線基板において、製造歩留りの低下を招くこ
となく、内層配線の配線密度の高密度化を図る。 【解決手段】 複数のセラミックス層２ａが積層一体化
された多層セラミックス基板２内には、バイアホール４
と導体エレメント５とランド６とを有し、第１の入出力
端子と第２の入出力端子との間の電気的な接続経路を形
成する内層配線３が設けられている。ランド６のうち、
同一のセラミックス層２ａに形成されたバイアホール４
と導体エレメント５とを接続する第１のランド６ａの大
きさ（Ｄ₁）を、バイアホール４と隣接する他のセラミ
ックス層２ａに設けられた導体エレメント５やバイアホ
ール４との間を接続する第２のランド６ｂ、６ｃの大き
さ（Ｄ₂ ）より小さくする。あるいは、第１のランド６
ａに関するパターン最小間隔を第２のランド６ｂ、６ｃ
に関するパターン最小間隔より狭くする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体用パッケー
ジ等として用いられるセラミックス多層配線基板に関す
る。

【０００２】

【従来の技術】高性能、高集積なＬＳＩを搭載するパッ
ケージには、放熱性に優れ、高速な信号を扱うことがで
き、かつ入出力信号数の増大に対応可能であること等が
要求される。このような要求特性を満足するパッケージ
としてセラミックスパッケージが知られており、なかで
も窒化アルミニウム製パッケージは、小形化が可能な高
放熱性パッケージとして期待されている。

【０００３】すなわち、半導体素子の高性能化や高集積
化に伴って、半導体素子からの発熱量は増大する傾向に
あると共に、 1素子当りの入出力信号数も増加する傾向
にある。このような状況に対して、高熱伝導性材料であ
る窒化アルミニウムを使用したパッケージは、その優れ
た放熱性を生かすことで、パッケージサイズの小形化が
実現できる。これは、窒化アルミニウムを用いることに
よって、従来のセラミックス材料を用いた場合に比べ
て、熱抵抗の仕様を満足させるために必要なパッケージ
サイズが小さくてすむためである。

【０００４】パッケージサイズを小形化することによっ
て、ボード実装時のパッケージ実装面積を低減すること
ができるため、ボードへの高密度実装が可能となると共
に、内部信号配線長の短縮に伴う信号遅延の低減が期待
でき、さらには同面積の 1ロットから取れるパッケージ
個数が増大することによって、パッケージの製造コスト
の低減を図ることが可能となる。

【０００５】ところで、窒化アルミニウム製パッケージ
等のセラミックスパッケージにおいては、通常、多層セ
ラミックス基板との同時焼成により形成した内部導体層
を用いて信号配線を取り回している。内部導体層からな
る内層配線は、主としてセラミックス層に設けられたス
ルーホールに導電性材料を充填形成したバイアホール
と、セラミックス層上に印刷形成した導体エレメント
と、バイアホールと導体エレメントや隣接する他のセラ
ミックス層に設けられたバイアホールとの間を接続する
ランドとから構成されている。

【０００６】このようなバイアホール、導体エレメント
およびランドを有する内層配線の設計ルール、すなわち
バイアホールのサイズ、導体エレメントの最小サイズ、
導体エレメント間の最小間隔、ランドのサイズ、ランド
間の最小間隔、導体エレメントとランドとの間の最小間
隔等は、セラミックスグリーンシートにスルーホールを
形成する工程、スルーホールに導電性ペーストを充填す
る工程、セラミックスグリーンシートに導電性ペースト
を印刷する工程、および 2枚以上のセラミックスグリー
ンシートを積層する工程の限界条件や加工公差、さらに
はセラミックスグリーンシート自体の収縮によるパター
ンの位置ずれ量等を考慮して、最終形態であるセラミッ
クスパッケージの電気的接続経路（内層配線）に断線や
短絡が発生しないように決められる。

【０００７】ところで、上述した従来の単にバイアホー
ル、導体エレメントおよびランドの形状や最小間隔のみ
を基準とする設計ルールでは、窒化アルミニウム等のセ
ラミックス材料の高放熱特性を十分に利用した大きさま
でパッケージサイズを小形化した場合に、入出力信号数
の増大に対応するためには多層セラミックス基板の層数
を多くしなければならない。これによって、小形化によ
るパッケージ製造コストの低減効果が損われたり、また
内部信号配線長の増大により信号遅延の低減効果が損わ
れてしまう。また、単に配線密度を高密度化した場合に
は、当然ながら電気的接続経路の断線や短絡が発生しや
すくなり、製造歩留りの低下を招くことになる。

【０００８】

【発明が解決しようとする課題】上述したように、窒化
アルミニウム等を用いたセラミックスパッケージは、高
放熱性化、小形化、低コスト化等を同時に満足するパッ
ケージとして期待されているものの、従来の内層配線の
設計ルールではセラミックス材料の高放熱特性を十分に
利用した大きさまでパッケージサイズを小形化した場合
に、入出力信号数の増大に対応するためには多層セラミ
ックス基板の層数を多くしなければならず、小形化に伴
う本来の製造コストの低減効果や信号遅延の低減効果が
損われてしまうという問題があった。なお、単に配線密
度を高密度化した場合には、当然ながら電気的接続経路
の断線や短絡が発生しやすくなり、製造歩留りの低下を
招くことになる。

【０００９】このようなことから、セラミックスパッケ
ージの基体等として用いられるセラミックス多層配線基
板においては、入出力信号数が増大された場合において
も、製造歩留りの低下を招くことなく内層配線の高密度
化を図ることによって、パッケージサイズ等の小形化に
伴う製造コストの低減効果や信号遅延の低減効果を十分
に得られるようにすることが課題とされている。

【００１０】本発明は、このような課題に対処してなさ
れたもので、製造歩留りの低下を招くことなく、内層配
線の高密度化を図ることを可能にしたセラミックス多層
配線基板を提供することを目的としている。

【００１１】

【課題を解決するための手段】本発明における第１のセ
ラミックス多層配線基板は、複数のセラミックス層が積
層一体化された多層セラミックス基板と、前記多層セラ
ミックス基板の少なくとも一方の主面に設けられた第１
および第２の入出力端子と、前記セラミックス層に設け
られ、導電性材料が充填されたバイアホールと、前記セ
ラミックス層の一方の面上に印刷形成された導体エレメ
ントと、前記バイアホールと前記導体エレメントおよび
隣接する他のセラミックス層に設けられたバイアホール
から選ばれる組合せの間を接続するランドとを有し、前
記第１の入出力端子と第２の入出力端子との間の電気的
な接続経路を形成する内層配線とを具備するセラミック
ス多層配線基板において、前記ランドのうち、同一のセ
ラミックス層に形成されたバイアホールと導体エレメン
トとを接続する第１のランドの大きさが、バイアホール
と隣接する他のセラミックス層に設けられた導体エレメ
ントおよびバイアホールから選ばれる少なくとも 1つと
の間を接続する第２のランドの大きさより小さいことを
特徴としている。

【００１２】また、第２のセラミックス多層配線基板
は、複数のセラミックス層が積層一体化された多層セラ
ミックス基板と、前記多層セラミックス基板の少なくと
も一方の主面に設けられた第１および第２の入出力端子
と、前記セラミックス層に設けられ、導電性材料が充填
されたバイアホールと、前記セラミックス層の一方の面
上に印刷形成された導体エレメントと、前記バイアホー
ルと前記導体エレメントおよび隣接する他のセラミック
ス層に設けられたバイアホールから選ばれる組合せの間
を接続するランドとを有し、前記第１の入出力端子と第
２の入出力端子との間の電気的な接続経路を形成する内
層配線とを具備するセラミックス多層配線基板におい
て、前記ランドのうち、同一のセラミックス層に形成さ
れたバイアホールと導体エレメントとを接続する第１の
ランドと、この第１のランドに近接配置された導体エレ
メントまたは別の第１のランドとの最小間隔が、バイア
ホールと隣接する他のセラミックス層に設けられた導体
エレメントおよびバイアホールから選ばれる少なくとも
1つとの間を接続する第２のランドと、この第２のラン
ドに近接配置された導体エレメントまたは他のランドと
の最小間隔より狭いことを特徴としている。

【００１３】内層配線を形成する際の設計ルールにおい
て、ランドの大きさおよびランドと他の配線パターンと
の最小間隔は、多層セラミックス基板のセラミックス層
を形成するセラミックスグリーンシートの積層工程を考
慮しなければならない。ただし、同一のセラミックス層
に形成されたバイアホールと導体エレメントとを接続す
る第１のランドについては、グリーンシート積層工程が
関与しない。

【００１４】そこで、第１のセラミックス多層配線基板
においては、積層工程が関与しない第１のランドの大き
さを積層工程が関与する第２のランドの大きさより小さ
くしている。これによって、セラミックス多層配線基板
の製造歩留りを低下させることなく、内層配線の配線密
度を高密度化することができる。

【００１５】また、第２のセラミックス多層配線基板に
おいては、積層工程が関与しない第１のランドと他の配
線パターンとの最小間隔を積層工程が関与する第２のラ
ンドと他の配線パターンとの最小間隔より狭くしてい
る。これによっても、セラミックス多層配線基板の製造
歩留りを低下させることなく、内層配線の配線密度を高
密度化することができる。

【００１６】

【発明の実施の形態】以下、本発明を実施するための形
態について説明する。

【００１７】図１は本発明のセラミックス多層配線基板
の一実施形態の要部構成を示す分解断面図である。図１
に示すセラミックス多層配線基板１は、絶縁層であるセ
ラミックス層２ａ、２ａ…を多層一体化した多層セラミ
ックス基板２と、この多層セラミックス基板２内に設け
られた内層配線３と、この内層配線３により電気的に接
続され、多層セラミックス基板２の少なくとも一方の主
面に設けられた第１および第２の入出力端子（図示せず
／例えば電極パッド）とから主として構成されている。

【００１８】多層セラミックス基板２の構成材料は特に
限定されるものではなく、酸化アルミニウムのような酸
化物系セラミックスから窒化アルミニウム、窒化ケイ素
等の非酸化物系セラミックスまで種々のセラミックス材
料を適用することができるが、特に窒化アルミニウムの
ように、高放熱特性を生かして外形（パッケージサイズ
等）の小形化が可能なセラミックス材料を使用する場合
に効果的である。

【００１９】内層配線３は、多層セラミックス基板２の
各セラミックス層２ａ、２ａ…に設けられたスルーホー
ル内に導電性材料を充填して形成したバイアホール４
と、各セラミックス層２ａ、２ａ…の一方の面上に印刷
形成した導体エレメント５と、これらバイアホール４や
導体エレメント５の間を接続する円形のランド６とから
構成されている。

【００２０】この内層配線３は所望の信号配線パターン
等に応じて形成されており、多層セラミックス基板２の
表面側に形成される第１および第２の入出力端子として
の電極パッド（図示せず）等と電気的に接続されてい
る。例えば、第１の入出力端子は半導体素子との電気的
な接続端子、すなわち内部用入出力端子として機能し、
一方第２の入出力端子はその上にピンやバンプ等が形成
されて外部用入出力端子として機能する。内層配線３
は、このような第１の入出力端子と第２の入出力端子と
の間の電気的な接続経路を形成している。

【００２１】上述したバイアホール４、導体エレメント
５およびランド６は、例えば多層セラミックス基板２と
の同時焼成により形成される。同時焼成を適用してセラ
ミックス多層配線基板１を作製する場合、まず各セラミ
ックス層２ａ、２ａ…に対応するセラミックスグリーン
シートにスルーホールを形成し、これらスルーホール内
にＷやＭｏ等の高融点金属を主とする導体ペーストを充
填すると共に、導体エレメント５やランド６の形状に応
じてセラミックスグリーンシート上に導体ペーストを印
刷する。このような複数のセラミックスグリーンシート
を所望の枚数積層し、これを圧着した後に脱脂、焼成し
て、セラミックス基材と導体とを同時に焼結させる。こ
のようにして、セラミックス多層配線基板１が得られ
る。

【００２２】ここで、上述したランド６はその機能によ
り、同一のセラミックス層２ａに形成されたバイアホー
ル４と導体エレメント５とを接続するランド６ａと、当
該バイアホール４と隣接する他のセラミックス層２ａに
設けられた導体エレメント５とを他のバイアホール４を
介して接続するランド６ｂと、隣接する 2つのセラミッ
クス層２ａ、２ａに設けられたバイアホール４間を積層
方向に接続するランド６ｃとに分類することができる。

【００２３】これら 3種類のランド６ａ、６ｂ、６ｃの
うち、ランド６ｂとランド６ｃは積層方向に隣接する 2
つのセラミックス層２ａ、２ａに設けられたバイアホー
ル４と導体エレメント５、あるいはバイアホール４間を
接続しているため、グリーンシートの積層工程における
ずれ量を考慮した大きさに設定しなければならない。一
方、ランド６ａは同一のセラミックス層２ａに設けられ
たバイアホール４と導体エレメント５とを接続している
ため、グリーンシートの積層工程におけるずれ量を考慮
する必要はない。

【００２４】すなわち、 3種類のランド６ａ、６ｂ、６
ｃをグリーンシートの積層工程が関与するかどうかを基
準として分けると、積層工程が関与しない同一のセラミ
ックス層２ａに形成されたバイアホール４と導体エレメ
ント５とを接続する第１のランド６ａと、積層工程が関
与するバイアホール４と隣接する他のセラミックス層２
ａに設けられた導体エレメント５およびバイアホール４
から選ばれる少なくとも 1つとの間を接続する第２のラ
ンド６ｂ、６ｃとに分けることができる。そして、この
実施形態のセラミックス多層配線基板１においては、第
１のランド６ａの径Ｄ₁ を第２のランド６ｂ、６ｃの径
Ｄ₂ より小径（Ｄ₁ ＜Ｄ₂ ）とすることによって、内層
配線３の配線密度の高密度化を達成している。

【００２５】以上の点についてさらに詳述する。まず、
バイアホール４、導体エレメント５およびランド６の設
計ルールは、従来技術に示したように、セラミックス多
層配線基板１の各製造工程の限界条件や加工公差、さら
にはセラミックスグリーンシート自体の収縮によるパタ
ーンの位置ずれ量等を考慮して決定される。

【００２６】例えばバイアホール４のサイズは、開孔工
程、導体ペーストの充填工程、さらに開孔工程からペー
スト充填工程までの間に発生するセラミックスグリーン
シートの収縮量を考慮して決められる。また、導体エレ
メント５の最小サイズや導体エレメント５間の最小間隔
は、セラミックスグリーンシートへの導電性ペーストの
印刷工程、開孔工程からペースト印刷工程までの間に発
生するセラミックスグリーンシートの収縮量を考慮して
決められる。さらに、ランド６の最小サイズやランド６
間およびランド６と導体エレメント５間の最小間隔は、
開孔工程、導体ペーストの充填工程、導電性ペーストの
印刷工程、セラミックスグリーンシートを積層する工
程、さらに開孔工程からセラミックスグリーンシートの
積層工程までの間に発生するセラミックスグリーンシー
トの収縮量を考慮して決められる。また、各工程毎の加
工公差を比較すると、まず開孔工程、導体ペーストの充
填工程、および導体ペーストの印刷工程については、個
々のセラミックスグリーンシート内での加工精度やずれ
量だけを考慮すればよい。しかし、積層工程だけは積層
工程でのずれ量の他に、上下に重ね合せる 2枚のセラミ
ックスグリーンシート間で作製済パターンの位置を整合
させなくてはならないという制約が加わり、さらに他の
工程と比べて開孔工程から積層工程までに費やす時間が
長く、セラミックスグリーンシートの収縮量が大きくな
ることから、積層工程のずれ量は他の工程のずれ量より
大きく設定しなくてはならない。例えば、 2枚のセラミ
ックスグリーンシート間で作製済パターンのずれ方向が
正反対(180°）になるという最悪の場合まで保証するた
めには、積層工程時のずれ量はそれ以前の工程での（シ
ート内）ずれ量の 2倍にしなくてはならない。

【００２７】このように、積層工程が関与しないランド
６のサイズ、導体エレメント５の最小サイズ、および導
体エレメント５の最小間隔に比べて、積層工程が関与す
るランド６の最小サイズ、ランド６間およびランド６と
導体エレメント５間の最小間隔は、大きな値に設定しな
くてはならない。例えば、従来のセラミックスパッケー
ジ等として用いられてきたセラミックス多層配線基板に
おいては、ランドのサイズは導体エレメントの最小サイ
ズに対して直径で 1.5〜 3.0倍、ランドと他のパターン
との間の最小間隔は導体エレメント間の最小間隔の 1.5
〜 3.0倍にしており、微細な配線技術を用いた高密度な
多層配線基板になればなる程、かえってその比率が大き
くなってしまう。

【００２８】このことは、内層配線の配線密度を増加さ
せるためにはランドの最小サイズを小さくすることが効
果的な方法であることを示しているが、単にランドサイ
ズを小さくした場合には上記した積層工程時のずれ等に
より歩留りが大幅に低下してしまう。

【００２９】このような点に対して、上述したように機
能分類される 3種類のランド６ａ、６ｂ、６ｃは、積層
工程に関与しない第１のランド６ａと積層工程が関与す
る第２のランド６ｂ、６ｃとに分けることができる。こ
れらのうち、第２のランド６ｂ、６ｃは、セラミックス
グリーンシートの積層方向にバイアホール４とランド
６、あるいは上下 2つのバイアホール４間の接続信頼性
を維持しなければならないため、上述したようなランド
サイズが必要となる。一方、第１のランド６ａは、同一
のセラミックス層２ａ内に存在するバイアホール４と導
体エレメント５との間を接続しているだけであるため、
積層工程に起因するずれ量を考慮する必要がない。

【００３０】従って、第１のランド６ａの大きさ（直径
Ｄ₁ ）は、開孔工程、導体ペーストの充填工程、および
導体ペーストの印刷工程の各工程におけるずれ量や、そ
れらの工程間に発生するセラミックスグリーンシートの
収縮量のみを保証し得る範囲で設定すればよく、その結
果として第１のランド６ａの直径Ｄ₁ を第２のランド６
ｂ、６ｃの直径Ｄ₂ より小さくすることができる。すな
わち、第１のランド６ａの径Ｄ₁ を第２のランド６ｂ、
６ｃの径Ｄ₂ より小径（Ｄ₁ ＜Ｄ₂ ）としても、セラミ
ックス多層配線基板１の製造歩留りを低下させることは
ない。

【００３１】ここで、ランド６や導体エレメント５を配
置すると、そのパターンの周囲にそのパターンと電気的
に接続しない他のパターンを配置することができない、
パターン配置禁止領域が発生する。このパターン配置禁
止領域が狭いほど、配線密度を高密度化できることにな
る。例えば図２に示すように、第１のランド６ａおよび
第２のランド６ｂ、６ｃと他のパターン（図２では導体
エレメント５）の最小間隔Ｗは例えば 120μm で同一と
し、第１のランド６ａの径Ｄ₁ を 100μm 、第２のラン
ド６ｂ、６ｃの径Ｄ₂ を 130μm とすると、第２のラン
ド６ｂ、６ｃを1個配置すると半径Ｒ₂ =185μm の範囲
がパターン配置禁止領域Ａとなる。これに対して、第１
のランド６ａを 1個配置した場合のパターン配置禁止領
域Ｂは半径Ｒ₁ =170μm となり、 88.4%の面積に縮小可
能となる。

【００３２】このように、第１のランド６ａと第２のラ
ンド６ｂ、６ｃとを同一の径で形成した場合に比べ、積
層工程に関与しない第１のランド６ａのＤ₁ を小径とす
ることによって、セラミックス多層配線基板１の製造歩
留りを低下させることなく、同一の配線量を形成する際
に内層配線３のパターン形成面積を大幅に低減すること
が可能となる。すなわち、内層配線３の高密度化を達成
することができる。

【００３３】従って、例えばより多くの入出力信号数に
対応する高密度の内層配線３を、セラミックス層２ａの
層数の増大やセラミックス多層配線基板１の製造歩留り
の低下等を招くことなく形成することができる。これに
よって、パッケージ基体等として用いられるセラミック
ス多層配線基板１を小形化した際に、それに伴う製造コ
ストの低減効果や信号遅延の低減効果を良好に得ること
が可能となる。

【００３４】上述した実施形態のセラミックス多層配線
基板１は、例えば第２の入出力端子にピンやバンプ等の
外部端子を形成し、セラミックス多層配線基板１の一方
の主面上に半導体素子を接合搭載すると共に、半導体素
子の電極と第１の入出力端子とを電気的に接続すること
によって、ＰＧＡパッケージやＢＧＡパッケージ等とし
て使用される。またこれら以外に、半導体実装用多層回
路基板、ＭＣＭ用多層回路基板等として用いることも可
能である。

【００３５】次に、本発明の第２の実施形態について図
３を参照して説明する。図３に示すセラミックス多層配
線基板１１は、基本的な構成要素は図１に示したセラミ
ックス多層配線基板１と同様であり、ランド６に関して
もその機能により 3種類のランド６ａ、６ｂ、６ｃに分
類され、さらに積層工程に関与しない第１のランド６ａ
と積層工程が関与する第２のランド６ｂ、６ｃとに分け
ることができる。ここで、ランド６の周囲には、当該ラ
ンド６とは電気的に接続されていない導体エレメント５
や他のランド６が近接配置されており、このランド６と
導体エレメント５または他のランド６との最小間隔Ｗが
この実施形態では重要となる。

【００３６】そして、この実施形態のセラミックス多層
配線基板１においては、積層工程に関与しない第１のラ
ンド６ａと、それと電気的には接続されておらず、かつ
近接配置された導体エレメント５（または別の第１のラ
ンド６ａ）との最小間隔Ｗ₁を、積層工程が関与する第
２のランド６ｂ、６ｃと、それと電気的には接続されて
おらず、かつ近接配置された導体エレメント５（または
他のランド６）との最小間隔Ｗ₂ より狭くする（Ｗ₁ ＜
Ｗ₂ ）とすることによって、内層配線３の配線密度の高
密度化を達成している。

【００３７】前述したように、積層工程が関与する第２
のランド６ｂ、６ｃと近接配置される導体エレメント５
や他のランド６との間の最小間隔は、積層工程における
ずれ量を考慮しなければならない。すなわち、第２のラ
ンド６ｂ、６ｃと他のセラミックス層２ａに形成された
特定のバイアホール４との接続を、積層工程を考慮した
上で維持しつつ、このバイアホール４が他のランド６や
導体エレメント５と接続しないように、第２のランド６
ｂ、６ｃと近接する導体エレメント５（または他のラン
ド６）との最小間隔Ｗ₂ は、積層工程におけるずれ量を
見込んで決定する必要がある。

【００３８】一方、第１のランド６ａは積層工程に関与
しないため、第１のランド６ａと近接する導体エレメン
ト５（または別の第１のランド６ａ）との最小間隔Ｗ₁
は、積層工程に起因するずれ量を考慮する必要がなく、
開孔工程、導体ペーストの充填工程、および導体ペース
トの印刷工程の各工程におけるずれ量や、それらの工程
間に発生するセラミックスグリーンシートの収縮量のみ
を保証し得る範囲で設定すればよい。その結果として、
第１のランド６ａに関するパターン最小間隔Ｗ₁ は、第
２のランド６ｂ、６ｃに関するパターン最小間隔Ｗ₂ よ
り狭くすることができる。すなわち、第１のランド６ａ
に関するパターン最小間隔Ｗ₁ を、第２のランド６ｂ、
６ｃに関するパターン最小間隔Ｗ₂ より狭く（Ｗ₁ ＜Ｗ
₂ ）しても、セラミックス多層配線基板１の製造歩留り
を低下させることはない。

【００３９】例えば図４に示すように、第１のランド６
ａおよび第２のランド６ｂ、６ｃの直径Ｄは例えば 130
μm で同一とし、第１のランド６ａと他のパターン（図
４では導体エレメント５）との最小間隔Ｗ₁ を、導体エ
レメント５間の最小間隔と同一の50μm 、第２のランド
６ｂ、６ｃと他のパターン（導体エレメント５）との最
小間隔Ｗ₂ を 120μm とすると、第２のランド６ｂ、６
ｃを 1個配置すると半径Ｒ₂ =185μm の範囲がパターン
配置禁止領域Ａとなる。これに対して、第１のランド６
ａを 1個配置した場合のパターン配置禁止領域Ｂは半径
Ｒ₁ =115μm となり、 38.6%の面積に縮小可能となる。

【００４０】このように、第１のランド６ａに関するパ
ターン最小間隔Ｗ₁ と第２のランド６ｂ、６ｃに関する
パターン最小間隔Ｗ₂ とを同一とした場合に比べて、積
層工程に関与しない第１のランド６ａに関するパターン
最小間隔Ｗ₁ を加工精度の範囲内で縮小することによっ
て、セラミックス多層配線基板１の製造歩留りを低下さ
せることなく、同一の配線量を形成する際に内層配線３
のパターン形成面積を大幅に低減することが可能とな
る。すなわち、内層配線３の高密度化を達成することが
できる。

【００４１】従って、例えばより多くの入出力信号数に
対応する高密度の内層配線３を、セラミックス層２ａの
層数の増大やセラミックス多層配線基板１の製造歩留り
の低下等を招くことなく形成することができる。これに
よって、パッケージ基体等として用いられるセラミック
ス多層配線基板１を小形化した際に、それに伴う製造コ
ストの低減効果や信号遅延の低減効果を良好に得ること
が可能となる。

【００４２】上述した実施形態のセラミックス多層配線
基板１１は、第１の実施形態によるセラミックス多層配
線基板１と同様に、ＰＧＡパッケージ、ＢＧＡパッケー
ジ等の半導体パッケージの基体や、半導体実装用多層回
路基板、ＭＣＭ用多層回路基板等の種々の用途に使用す
ることができる。

【００４３】次に、本発明の第３の実施形態について図
５を参照して説明する。図５に示すセラミックス多層配
線基板２１は、基本的な構成要素は図１および図２に示
したセラミックス多層配線基板１、１１と同様であり、
ランド６の機能や分類に関しても同様である。

【００４４】そして、この実施形態のセラミックス多層
配線基板２１においては、積層工程に関与しない第１の
ランド６ａの径Ｄ₁ を、積層工程が関与する第２のラン
ド６ｂ、６ｃの径Ｄ₂ より小径（Ｄ₁ ＜Ｄ₂ ）とすると
共に、積層工程に関与しない第１のランド６ａと、それ
と電気的には接続されておらず、かつ近接配置された導
体エレメント５（または別の第１のランド６ａ）との最
小間隔Ｗ₁ を、積層工程が関与する第２のランド６ｂ、
６ｃと、それと電気的には接続されておらず、かつ近接
配置された導体エレメント５（または他のランド６）と
の最小間隔Ｗ₂より狭くする（Ｗ₁ ＜Ｗ₂ ）ことによっ
て、セラミックス多層配線基板１の製造歩留りを低下さ
せることなく、内層配線３の配線密度のより一層の高密
度化を達成している。これらの理由については前述した
通りである。

【００４５】例えば図６に示すように、第１のランド６
ａの径Ｄ₁ を 100μm 、第２のランド６ｂ、６ｃの径Ｄ
₂ を 130μm とし、かつ第１のランド６ａと他のパター
ン（図６では導体エレメント５）との最小間隔Ｗ₁ を、
導体エレメント５間の最小間隔と同一の50μm 、第２の
ランド６ｂ、６ｃと他のパターン（導体エレメント５）
との最小間隔Ｗ₂ を 120μm とすると、第２のランド６
ｂ、６ｃを 1個配置すると半径Ｒ₂ =185μm の範囲がパ
ターン配置禁止領域Ａとなる。これに対して、第１のラ
ンド６ａを 1個配置した場合のパターン配置禁止領域Ｂ
は半径Ｒ₁ =100μm となり、 29.2%の面積に縮小可能と
なる。

【００４６】このように、第１のランド６ａと第２のラ
ンド６ｂ、６ｃとを同一の径で形成し、かつ第１のラン
ド６ａに関するパターン最小間隔Ｗ₁ と第２のランド６
ｂ、６ｃに関するパターン最小間隔Ｗ₂ とを同一とした
場合に比べて、積層工程に関与しない第１のランド６ａ
の径Ｄ₁ およびパターン最小間隔Ｗ₁ を加工精度の範囲
内で縮小することによって、セラミックス多層配線基板
１の製造歩留りを低下させることなく、同一の配線量を
形成する際に内層配線３のパターン形成面積をより大幅
に低減することが可能となる。すなわち、内層配線３の
より一層の高密度化を達成することができる。

【００４７】従って、例えばより多くの入出力信号数に
対応する高密度の内層配線３を、セラミックス層２ａの
層数の増大やセラミックス多層配線基板１の製造歩留り
の低下等を招くことなく形成することができる。これに
よって、パッケージ基体等として用いられるセラミック
ス多層配線基板１を小形化した際に、それに伴う製造コ
ストの低減効果や信号遅延の低減効果を良好に得ること
が可能となる。

【００４８】例えば、図７（ａ）〜（ｃ）は、幅ｗが50
μm の導体エレメント５を挟んで形成した 2個のランド
６の中心間距離Ｌを示している。なお図７において、第
１のランド６ａの径Ｄ₁ は 100μm 、第２のランド６
ｂ、６ｃの径Ｄ₂ は 130μm 、第１のランド６ａと導体
エレメント５との最小間隔Ｗ₁ は50μm 、第２のランド
６ｂ、６ｃと導体エレメント５との最小間隔Ｗ₂ は 120
μm とする。

【００４９】図７（ａ）は 2個のランド６が共に積層工
程に関与しない第１のランド６ａの場合であり、 2個の
ランド６ａ間に導体エレメント５を配置するためには、
2個のランド６の中心間距離Ｌが 250μm 以上であれば
よい。図７（ｂ）は 2個のランド６のうち一方が積層工
程に関与しない第１のランド６ａの場合であり、第１の
ランド６ａと第２のランド６ｂ、６ｃとの間に導体エレ
メント５を配置するためには、 2個のランド６の中心間
距離Ｌが 315μm 以上となる。図７（ｃ）は 2個のラン
ド６が共に積層工程が関与する第２のランド６ｂ、６ｃ
の場合であり、2個のランド６間に導体エレメント５を
配置するためには、 2個のランド６の中心間距離Ｌが 4
20μm 以上必要となる。

【００５０】また、図８（ａ）は、 2個のランド６が共
に積層工程に関与しない第１のランド６ａの場合に、こ
れらの間に 2本の導体エレメント５を配置したものであ
る。この場合のランド６ａ間の中心間距離Ｌは 350μm
となり、図７（ｃ）のランド中心間距離Ｌよりも短く、
かつ配置できる導体エレメント５の本数は 1本増加して
いる。図８（ｂ）は、積層工程が関与する第２のランド
６ｂ、６ｃを 2個最近接配置した場合である。この場合
のランド中心間距離Ｌは 250μm となるが、図７（ａ）
の第１のランド６ａ間に導体エレメント５を 1本配置し
た場合のランド中心間距離Ｌと一致する。

【００５１】このように、図７（ａ）、（ｂ）および図
８（ａ）に示すように、本発明を適用することで配線密
度を飛躍的に向上させることが可能となる。

【００５２】上述した実施形態のセラミックス多層配線
基板２１は、第１および第２の実施形態によるセラミッ
クス多層配線基板１、１１と同様に、ＰＧＡパッケー
ジ、ＢＧＡパッケージ等の半導体パッケージの基体や、
半導体実装用多層回路基板、ＭＣＭ用多層回路基板等の
種々の用途に使用することができる。

【００５３】

【発明の効果】以上説明したように、本発明のセラミッ
クス多層配線基板によれば、製造歩留りの低下を招くこ
となく、内層配線の配線密度を大幅に向上させることが
可能となる。これによって、例えば半導体パッケージサ
イズの小形化等に伴う製造コストの低減効果や信号遅延
の低減効果等を十分に得ることが可能となる。

【図面の簡単な説明】

【図１】 本発明の第１の実施形態によるセラミックス
多層配線基板の要部構成を示す分解断面図である。

【図２】 図１に示すセラミックス多層配線基板におけ
る配線形成状態を説明するための図である。

【図３】 本発明の第２の実施形態によるセラミックス
多層配線基板の要部構成を示す分解断面図である。

【図４】 図３に示すセラミックス多層配線基板におけ
る配線形成状態を説明するための図である。

【図５】 本発明の第３の実施形態によるセラミックス
多層配線基板の要部構成を示す分解断面図である。

【図６】 図５に示すセラミックス多層配線基板におけ
る配線形成状態を説明するための図である。

【図７】 図５に示すセラミックス多層配線基板におい
てランド間に導体エレメントを配置した場合のランド中
心間距離を比較して示す図である。

【図８】 図５に示すセラミックス多層配線基板におい
てランド間に導体エレメントを配置した場合の他のラン
ド中心間距離および 2個のランドを近接配置した場合の
ランド中心間距離を示す図である。

【符号の説明】

１、１１、２１……セラミックス多層配線基板 ２……多層セラミックス基板 ２ａ……セラミックス層 ３……内層配線 ４……バイアホール ５……導体エレメント ６……ランド ６ａ……第１のランド ６ｂ、６ｃ……第２のランド

Claims (3)

【特許請求の範囲】
1. 【請求項１】 複数のセラミックス層が積層一体化され
   た多層セラミックス基板と、 前記多層セラミックス基板の少なくとも一方の主面に設
   けられた第１および第２の入出力端子と、 前記セラミックス層に設けられ、導電性材料が充填され
   たバイアホールと、前記セラミックス層の一方の面上に
   印刷形成された導体エレメントと、前記バイアホールと
   前記導体エレメントおよび隣接する他のセラミックス層
   に設けられたバイアホールから選ばれる組合せの間を接
   続するランドとを有し、前記第１の入出力端子と第２の
   入出力端子との間の電気的な接続経路を形成する内層配
   線とを具備するセラミックス多層配線基板において、 前記ランドのうち、同一のセラミックス層に形成された
   バイアホールと導体エレメントとを接続する第１のラン
   ドの大きさが、バイアホールと隣接する他のセラミック
   ス層に設けられた導体エレメントおよびバイアホールか
   ら選ばれる少なくとも 1つとの間を接続する第２のラン
   ドの大きさより小さいことを特徴とするセラミックス多
   層配線基板。
2. 【請求項２】 複数のセラミックス層が積層一体化され
   た多層セラミックス基板と、 前記多層セラミックス基板の少なくとも一方の主面に設
   けられた第１および第２の入出力端子と、 前記セラミックス層に設けられ、導電性材料が充填され
   たバイアホールと、前記セラミックス層の一方の面上に
   印刷形成された導体エレメントと、前記バイアホールと
   前記導体エレメントおよび隣接する他のセラミックス層
   に設けられたバイアホールから選ばれる組合せの間を接
   続するランドとを有し、前記第１の入出力端子と第２の
   入出力端子との間の電気的な接続経路を形成する内層配
   線とを具備するセラミックス多層配線基板において、 前記ランドのうち、同一のセラミックス層に形成された
   バイアホールと導体エレメントとを接続する第１のラン
   ドと、この第１のランドに近接配置された導体エレメン
   トまたは別の第１のランドとの最小間隔が、バイアホー
   ルと隣接する他のセラミックス層に設けられた導体エレ
   メントおよびバイアホールから選ばれる少なくとも 1つ
   との間を接続する第２のランドと、この第２のランドに
   近接配置された導体エレメントまたは他のランドとの最
   小間隔より狭いことを特徴とするセラミックス多層配線
   基板。
3. 【請求項３】 請求項２記載のセラミックス多層配線基
   板において、 前記第１のランドの大きさが前記第２のランドの大きさ
   より小さいことを特徴とするセラミックス多層配線基
   板。