JPH0817965A - 電子コンポーネントおよびその製造方法 - Google Patents
電子コンポーネントおよびその製造方法Info
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- JPH0817965A JPH0817965A JP7128594A JP12859495A JPH0817965A JP H0817965 A JPH0817965 A JP H0817965A JP 7128594 A JP7128594 A JP 7128594A JP 12859495 A JP12859495 A JP 12859495A JP H0817965 A JPH0817965 A JP H0817965A
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Abstract
(57)【要約】
【目的】 高密度Ｉ／Ｏフラットパッド電子コンポーネ
ントを提供する。 【構成】 コンポーネント１６の周辺部のＩ／Ｏパッド
１４を電子コンポーネント上のチップ１２に電気的に接
続する内部導体１９を有する多層セラミック基板からな
る。Ｉ／Ｏパッドの数は、多層セラミック基板の上面お
よび下面ならびにそれら両面共の上に、複数列のＩ／Ｏ
パッドを設けることで、容易に増大させることができ
る。複数列のＩ／Ｏパッドは、千鳥状に配列されること
が望ましい。
ントを提供する。 【構成】 コンポーネント１６の周辺部のＩ／Ｏパッド
１４を電子コンポーネント上のチップ１２に電気的に接
続する内部導体１９を有する多層セラミック基板からな
る。Ｉ／Ｏパッドの数は、多層セラミック基板の上面お
よび下面ならびにそれら両面共の上に、複数列のＩ／Ｏ
パッドを設けることで、容易に増大させることができ
る。複数列のＩ／Ｏパッドは、千鳥状に配列されること
が望ましい。
Description
【０００１】
【産業上の利用分野】本発明は、半導体電子コンポーネ
ントに関し、特にコンポーネント基板として多層セラミ
ック（ＭＬＣ）を用いることによってコンポーネント上
の入力／出力コネクタの数を増加することに関する。
ントに関し、特にコンポーネント基板として多層セラミ
ック（ＭＬＣ）を用いることによってコンポーネント上
の入力／出力コネクタの数を増加することに関する。
【０００２】
【従来の技術】電子コンポーネントは、広く産業におい
て用いられており、多くの異なる種類のものが利用され
ている。ある重要な種類は、フラットパックと呼ばれる
ものであり、以下の説明は、便宜上この種類の製品に関
している。産業標準のフラットパックコンポーネント
は、通常４０ｍｍ角または２８ｍｍ角であり、一般にセ
ラミックまたは同等の基材および薄膜構造で構成されて
いる。フラットパックコンポーネントにチップが固定さ
れ、ファンアウト・パタンを用いて入力／出力（Ｉ／
Ｏ）パッドに電気的に接続される。この製品は、通常モ
ノリシック・パッケージと呼ばれている。Ｉ／Ｏパッド
の中央線間の距離によって定められる代表的なＩ／Ｏパ
ッド間隔は、０．５ｍｍである。０．５ｍｍ間隔は、一
般に４０ｍｍ角パック上に約３０４個の利用可能なＩ／
Ｏポイントまたはパッドを生じる。外部からフラットパ
ックへのコネクタ・リードは、通常、ビームリード、Ｃ
−クリップなどであり、パッドにのみ固定され、ハンダ
・リフロー処理の際の機械的取り付けのために下面にス
プリング・クリップが用いられ、または用いられない。
構造がモノリシックなので、下面へのいかなる電気的接
続も可能ではない。
て用いられており、多くの異なる種類のものが利用され
ている。ある重要な種類は、フラットパックと呼ばれる
ものであり、以下の説明は、便宜上この種類の製品に関
している。産業標準のフラットパックコンポーネント
は、通常４０ｍｍ角または２８ｍｍ角であり、一般にセ
ラミックまたは同等の基材および薄膜構造で構成されて
いる。フラットパックコンポーネントにチップが固定さ
れ、ファンアウト・パタンを用いて入力／出力（Ｉ／
Ｏ）パッドに電気的に接続される。この製品は、通常モ
ノリシック・パッケージと呼ばれている。Ｉ／Ｏパッド
の中央線間の距離によって定められる代表的なＩ／Ｏパ
ッド間隔は、０．５ｍｍである。０．５ｍｍ間隔は、一
般に４０ｍｍ角パック上に約３０４個の利用可能なＩ／
Ｏポイントまたはパッドを生じる。外部からフラットパ
ックへのコネクタ・リードは、通常、ビームリード、Ｃ
−クリップなどであり、パッドにのみ固定され、ハンダ
・リフロー処理の際の機械的取り付けのために下面にス
プリング・クリップが用いられ、または用いられない。
構造がモノリシックなので、下面へのいかなる電気的接
続も可能ではない。
【０００３】技術の進歩に伴い、非常に多くのＩ／Ｏポ
イントを必要とするデバイスを用いることができるよう
に、フラットパック上のパッドの数を増やすことが強く
望まれている。Ｉ／Ｏパッドの数を増やす１つの技術
は、約３７６個のパッドを与えるために、リード間の幅
を例えば０．４ｍｍに減らすことである。しかしなが
ら、モノリシックパック内に増大したＩ／Ｏパッドを収
容するために要求される機械的寸法および物理的制限
が、価格を高くすることが分かった。パッドの寸法、パ
ッド間およびパッド・エッジ間の累積許容誤差、基板の
直角度は厳しくなり、低価格の製造につながらない。し
たがって、フラットパックまたは他のファンアウト・パ
タン構造電子コンポーネントの電気的性能は、モノリシ
ック・ファンアウト・パタン技術の能力によって確定さ
れ、制限される。高性能デバイスを収容する必要性を鑑
みると、グランドまたは基準面を用いているが依然とし
てモノリシック・ファンアウト・パタン技術を用いてお
り、限られたＩ／Ｏ能力の問題を解決することも製造コ
ストの問題を扱うこともないＭＬＣフラットパックが有
用である。
イントを必要とするデバイスを用いることができるよう
に、フラットパック上のパッドの数を増やすことが強く
望まれている。Ｉ／Ｏパッドの数を増やす１つの技術
は、約３７６個のパッドを与えるために、リード間の幅
を例えば０．４ｍｍに減らすことである。しかしなが
ら、モノリシックパック内に増大したＩ／Ｏパッドを収
容するために要求される機械的寸法および物理的制限
が、価格を高くすることが分かった。パッドの寸法、パ
ッド間およびパッド・エッジ間の累積許容誤差、基板の
直角度は厳しくなり、低価格の製造につながらない。し
たがって、フラットパックまたは他のファンアウト・パ
タン構造電子コンポーネントの電気的性能は、モノリシ
ック・ファンアウト・パタン技術の能力によって確定さ
れ、制限される。高性能デバイスを収容する必要性を鑑
みると、グランドまたは基準面を用いているが依然とし
てモノリシック・ファンアウト・パタン技術を用いてお
り、限られたＩ／Ｏ能力の問題を解決することも製造コ
ストの問題を扱うこともないＭＬＣフラットパックが有
用である。
【０００４】
【発明が解決しようとする課題】本発明の目的は、Ｉ／
Ｏ能力が増大した電子コンポーネントを提供することに
ある。
Ｏ能力が増大した電子コンポーネントを提供することに
ある。
【０００５】本発明の他の目的は、Ｉ／Ｏ能力が増大し
たフラットパック電子コンポーネントを提供することに
ある。
たフラットパック電子コンポーネントを提供することに
ある。
【０００６】本発明のさらに他の目的は、Ｉ／Ｏ能力が
増大した電子コンポーネントを製造する方法を提供する
ことにある。
増大した電子コンポーネントを製造する方法を提供する
ことにある。
【０００７】
【課題を解決するための手段】チップが取り付けられた
多層セラミック（ＭＬＣ）基板と、前記基板の周辺での
基板の少なくとも一面上の複数のコンタクトポイントま
たはパッドとからなり、前記パッドが基板内の導体によ
って前記チップに電気的に接続されている電子コンポー
ネントを提供する。
多層セラミック（ＭＬＣ）基板と、前記基板の周辺での
基板の少なくとも一面上の複数のコンタクトポイントま
たはパッドとからなり、前記パッドが基板内の導体によ
って前記チップに電気的に接続されている電子コンポー
ネントを提供する。
【０００８】本発明の一態様においては、電子コンポー
ネントは、ＭＬＣ基板の上面および下面の両方にＩ／Ｏ
パッドを有しており、それによって、与えられたＩ／Ｏ
構造のパッド密度を著しく減少させる。パッド密度がそ
れほど関係しない本発明の他の態様においては、Ｉ／Ｏ
パッドの数は、ＭＬＣ基板の上面および下面の両方にパ
ッドを用いることによってかなり増やすことができる。
さらに、上面および下面上の複数列のＩ／Ｏパッド構造
および両面上のＩ／Ｏパッドの複数列を用いることがで
きる。複数列構造は、好ましくは、千鳥状に隣接して配
置されたパッドを有している。
ネントは、ＭＬＣ基板の上面および下面の両方にＩ／Ｏ
パッドを有しており、それによって、与えられたＩ／Ｏ
構造のパッド密度を著しく減少させる。パッド密度がそ
れほど関係しない本発明の他の態様においては、Ｉ／Ｏ
パッドの数は、ＭＬＣ基板の上面および下面の両方にパ
ッドを用いることによってかなり増やすことができる。
さらに、上面および下面上の複数列のＩ／Ｏパッド構造
および両面上のＩ／Ｏパッドの複数列を用いることがで
きる。複数列構造は、好ましくは、千鳥状に隣接して配
置されたパッドを有している。
【０００９】
【実施例】キャパシタのような多層セラミック（ＭＬ
Ｃ）電子コンポーネントは、技術的によく知られてい
る。一般に、セラミック層および金属層を積み重ねて、
セラミック層および金属層が交互している積層（互いに
組み合った）ブロックを形成する。
Ｃ）電子コンポーネントは、技術的によく知られてい
る。一般に、セラミック層および金属層を積み重ねて、
セラミック層および金属層が交互している積層（互いに
組み合った）ブロックを形成する。
【００１０】ＭＬＣは、ＭＬＣ基板に設けられたチップ
のようなコンポーネントから、ＭＬＣ基板の周囲に設け
られたパッドのようなＩ／Ｏコネクタへの電気的接続を
必要とする電子コンポーネントを形成するために利用で
きることが分かった。ＭＬＣは、通常ワイヤ、リード、
トレース、ライン、バイア等と呼ばれている、銅、モリ
ブデン、タングステンのような導体を、積層（ＭＬＣ）
ブロック内に与えるために作製される。チップ上の一点
からブロック周辺の対応するパッドへの電気的接続は、
導体によって行われる。導体の厚さは、約０．０１ｍｍ
から約０．０５ｍｍ以上に、広く変えることができる。
ＭＬＣ基板は、いかなる数の層を有してもよいが、本発
明の説明のために４層構造を例とする。
のようなコンポーネントから、ＭＬＣ基板の周囲に設け
られたパッドのようなＩ／Ｏコネクタへの電気的接続を
必要とする電子コンポーネントを形成するために利用で
きることが分かった。ＭＬＣは、通常ワイヤ、リード、
トレース、ライン、バイア等と呼ばれている、銅、モリ
ブデン、タングステンのような導体を、積層（ＭＬＣ）
ブロック内に与えるために作製される。チップ上の一点
からブロック周辺の対応するパッドへの電気的接続は、
導体によって行われる。導体の厚さは、約０．０１ｍｍ
から約０．０５ｍｍ以上に、広く変えることができる。
ＭＬＣ基板は、いかなる数の層を有してもよいが、本発
明の説明のために４層構造を例とする。
【００１１】導体は、パッドから基板を通って、チップ
に電気的に接続されるが、ファンアウト技術について説
明されるような基板の表面上の導体を、特別の応用のた
め本発明の内部導体構造と共に用いることができること
は、本発明の特徴である。
に電気的に接続されるが、ファンアウト技術について説
明されるような基板の表面上の導体を、特別の応用のた
め本発明の内部導体構造と共に用いることができること
は、本発明の特徴である。
【００１２】図１（Ａ）は、代表的なフラットパック電
子コンポーネント１０を示している。このコンポーネン
トは、チップ１２をマウントした基板１１を有してい
る。導体１３は、技術的によく知られているように、チ
ップを、コンポーネント１０の周辺部に設けられた対応
するＩ／Ｏパッド１４に電気的に接続する。図１（Ｂ）
は、コンポーネント１０の側面図である。基板１１は、
通常、約１．５ｍｍの厚さを有するセラミックである。
チップ１２は、一般にシリコン集積回路からなる半導体
チップである。導体１３は、チップ１２をＩ／Ｏパッド
１４に電気的に接続し、Ｃ−クリップ１５は、コンポー
ネント１０を周辺ユニットに電気的に接続する。
子コンポーネント１０を示している。このコンポーネン
トは、チップ１２をマウントした基板１１を有してい
る。導体１３は、技術的によく知られているように、チ
ップを、コンポーネント１０の周辺部に設けられた対応
するＩ／Ｏパッド１４に電気的に接続する。図１（Ｂ）
は、コンポーネント１０の側面図である。基板１１は、
通常、約１．５ｍｍの厚さを有するセラミックである。
チップ１２は、一般にシリコン集積回路からなる半導体
チップである。導体１３は、チップ１２をＩ／Ｏパッド
１４に電気的に接続し、Ｃ−クリップ１５は、コンポー
ネント１０を周辺ユニットに電気的に接続する。
【００１３】基板１１の周辺に示されるコンタクトパッ
ド１４は、約０．２５ｍｍ〜０．３０ｍｍ×０．９ｍｍ
〜１．１ｍｍの寸法で、約２μｍの厚さがあり、一般
に、クロム−銅の多層からなる。
ド１４は、約０．２５ｍｍ〜０．３０ｍｍ×０．９ｍｍ
〜１．１ｍｍの寸法で、約２μｍの厚さがあり、一般
に、クロム−銅の多層からなる。
【００１４】図２（Ａ）は、図２（Ｂ）の側面図に示さ
れているＭＬＣ基板である基板１７を備える本発明の電
子コンポーネント１６を示している。基板１７は、セラ
ミック層１７ａ，１７ｂ，１７ｃ，１７ｄを有し、４層
セラミック構造である。内部バイア１８およびライン１
９は、チップ１２をパッド１４に電気的に接続する。バ
イア１８およびライン１９の数およびそれらのコンポー
ネント１６内の可能な経路は非常に多く、ファンアウト
技術と異なり、電子コンポーネントに設けることのでき
るＩ／Ｏパッドの数にいかなる実際的な機械的制限の影
響を及ぼさないことは、当業者に理解されるであろう。
パッド間隔を、コンポーネントのＩ／Ｏ密度が付随して
増加するにつれて、０．２５ｍｍ以下に減少できること
が予想される。一般に間隔は、０．３ｍｍ〜０．５ｍｍ
であり、例えば０．４ｍｍが適切である。
れているＭＬＣ基板である基板１７を備える本発明の電
子コンポーネント１６を示している。基板１７は、セラ
ミック層１７ａ，１７ｂ，１７ｃ，１７ｄを有し、４層
セラミック構造である。内部バイア１８およびライン１
９は、チップ１２をパッド１４に電気的に接続する。バ
イア１８およびライン１９の数およびそれらのコンポー
ネント１６内の可能な経路は非常に多く、ファンアウト
技術と異なり、電子コンポーネントに設けることのでき
るＩ／Ｏパッドの数にいかなる実際的な機械的制限の影
響を及ぼさないことは、当業者に理解されるであろう。
パッド間隔を、コンポーネントのＩ／Ｏ密度が付随して
増加するにつれて、０．２５ｍｍ以下に減少できること
が予想される。一般に間隔は、０．３ｍｍ〜０．５ｍｍ
であり、例えば０．４ｍｍが適切である。
【００１５】図３（Ａ）は、一方の面に千鳥状に配置さ
れたパッド構造を有する本発明の他の電子コンポーネン
ト２０を示している。コンポーネント２０は、図３
（Ｂ）の側面図に示されるように、４つの層２１ａ，２
１ｂ，２１ｃ，２１ｄを有するＭＬＣである基板２１を
備えている。バイア１８とライン１９は、チップ１２を
パッド１４に電気的に接続する。
れたパッド構造を有する本発明の他の電子コンポーネン
ト２０を示している。コンポーネント２０は、図３
（Ｂ）の側面図に示されるように、４つの層２１ａ，２
１ｂ，２１ｃ，２１ｄを有するＭＬＣである基板２１を
備えている。バイア１８とライン１９は、チップ１２を
パッド１４に電気的に接続する。
【００１６】図２（Ａ），（Ｂ）に示したコンポーネン
ト１６および図３（Ａ），（Ｂ）に示したコンポーネン
ト２０は、多層セラミック技術を用いて作ることができ
る。例えば、図２（Ａ），（Ｂ）の焼成されていないグ
リーンセラミック１７ａ，１７ｂ，１７ｃ，１７ｄの個
々の層（一般に０．２５ｍｍの厚さを有する）が用いら
れている。各層は孔を開けられて、上部から下部への電
気的相互接続通路（バイア）１８が形成され、続いて、
導電性ペーストでバイアホールを充填するマスクを介す
るスクリーニング技術の使用によってメタライズされ
る。高温共焼成セラミック技術の場合には、ペースト
は、一般にタングステンまたはモリブデンの高融点金属
に制限される。各層上の相互接続プレーナ・サーキット
・ライン１９は、同様な方法でスクリーニングされ、メ
タライズされる。
ト１６および図３（Ａ），（Ｂ）に示したコンポーネン
ト２０は、多層セラミック技術を用いて作ることができ
る。例えば、図２（Ａ），（Ｂ）の焼成されていないグ
リーンセラミック１７ａ，１７ｂ，１７ｃ，１７ｄの個
々の層（一般に０．２５ｍｍの厚さを有する）が用いら
れている。各層は孔を開けられて、上部から下部への電
気的相互接続通路（バイア）１８が形成され、続いて、
導電性ペーストでバイアホールを充填するマスクを介す
るスクリーニング技術の使用によってメタライズされ
る。高温共焼成セラミック技術の場合には、ペースト
は、一般にタングステンまたはモリブデンの高融点金属
に制限される。各層上の相互接続プレーナ・サーキット
・ライン１９は、同様な方法でスクリーニングされ、メ
タライズされる。
【００１７】層の数は、所望するパッケージング密度
と、約０．１０１６ｍｍ（４ミル）の公称ライン幅およ
び約０．１５２４ｍｍ（６ミル）のバイア直径によって
与えられる、必要な電気相互接続を作る能力との関数で
ある。一般に、３０４個のＩ／Ｏポイントを必要とする
パッケージは、４層からなる。
と、約０．１０１６ｍｍ（４ミル）の公称ライン幅およ
び約０．１５２４ｍｍ（６ミル）のバイア直径によって
与えられる、必要な電気相互接続を作る能力との関数で
ある。一般に、３０４個のＩ／Ｏポイントを必要とする
パッケージは、４層からなる。
【００１８】個々の層は、適度な加熱および加圧の下で
積層されて、グリーンコンポーネントが形成される。次
に、パッケージは、高温共焼成セラミック技術により、
１６００℃の温度で焼結処理により焼成される。ペース
トとセラミックの組成は、同じ温度で焼結し、それゆえ
焼成されたコンポーネントの機械的特性の制御を確保す
るように整合されている。
積層されて、グリーンコンポーネントが形成される。次
に、パッケージは、高温共焼成セラミック技術により、
１６００℃の温度で焼結処理により焼成される。ペース
トとセラミックの組成は、同じ温度で焼結し、それゆえ
焼成されたコンポーネントの機械的特性の制御を確保す
るように整合されている。
【００１９】次に、焼成されたコンポーネント上のパッ
ドは、例えばニッケルおよび金で被覆され、耐食性、低
接触抵抗を確保し、技術的によく知られているように、
図４（Ａ），（Ｂ）の２２，２３，２４，２５のような
Ｉ／Ｏコネクタの次の組み立ておよびろう付けに容易に
使用できる金属を与える。
ドは、例えばニッケルおよび金で被覆され、耐食性、低
接触抵抗を確保し、技術的によく知られているように、
図４（Ａ），（Ｂ）の２２，２３，２４，２５のような
Ｉ／Ｏコネクタの次の組み立ておよびろう付けに容易に
使用できる金属を与える。
【００２０】外部デバイスを本発明の電子コンポーネン
トに電気的に接続するコネクタは、図１（Ａ），（Ｂ）
に示すように、ＭＬＣの対向している面の１つにのみパ
ッドがあるときは、従来技術のスプリングＣ−クリップ
を用いて作ることができる。図２（Ａ），（Ｂ）に示す
ように、両面にパッドのあるコンポーネントに対して
は、図４（Ａ）に示すようなクリップ２２，２３および
リードフレーム２６を用いることができる。同様に、図
４（Ｂ）は、図３（Ａ），（Ｂ）に示す千鳥状パッド配
列に有用なクリップ２４，２５およびリードフレーム２
７を示している。クリップの長さは、増大したスプリン
グ動作を与えるためには、できるけ短くすべきである。
パッド密度が増大したので、固定作業の際、一時的なコ
ームまたはブレード位置決め装置を、支持のために用い
て、コネクタを正しく整列させておくことができる。
トに電気的に接続するコネクタは、図１（Ａ），（Ｂ）
に示すように、ＭＬＣの対向している面の１つにのみパ
ッドがあるときは、従来技術のスプリングＣ−クリップ
を用いて作ることができる。図２（Ａ），（Ｂ）に示す
ように、両面にパッドのあるコンポーネントに対して
は、図４（Ａ）に示すようなクリップ２２，２３および
リードフレーム２６を用いることができる。同様に、図
４（Ｂ）は、図３（Ａ），（Ｂ）に示す千鳥状パッド配
列に有用なクリップ２４，２５およびリードフレーム２
７を示している。クリップの長さは、増大したスプリン
グ動作を与えるためには、できるけ短くすべきである。
パッド密度が増大したので、固定作業の際、一時的なコ
ームまたはブレード位置決め装置を、支持のために用い
て、コネクタを正しく整列させておくことができる。
【００２１】まとめとして、本発明の構成に関して以下
の事項を開示する。 （１）基板内に導体を有する多層セラミック基板と、前
記基板に固定されたチップと、前記基板の周辺における
前記基板の少なくとも一面上の複数の入力／出力パッド
とを備え、前記チップと前記入力／出力パッドとが前記
導体によって電気的に接続されていることを特徴とする
電子コンポーネント。 （２）前記基板の両面に前記入力／出力パッドを有する
ことを特徴とする上記（１）に記載の電子コンポーネン
ト。 （３）前記入力／出力パッドが千鳥状に配置されている
ことを特徴とする上記（１）に記載の電子コンポーネン
ト。 （４）前記基板の一面または両面上の前記導体が、前記
チップと幾つかの前記入力／出力パッドとを電気的に接
続するために用いられていることを特徴とする上記
（１）に記載の電子コンポーネント。 （５）フラットパックであることを特徴とする上記
（１）〜（４）のいずれか１つに記載の電子コンポーネ
ント。 （６）焼成されていないセラミックの層を複数形成し、
セラミック層内の上部から下部へのバイアをメタライズ
し、セラミックの表面に導体ラインを形成し、前記ライ
ンと前記バイアを、チップから入力／出力パッドへ電気
的接続を形成するために相互接続し、前記層を積層して
多層セラミック基板を形成することを特徴とする電子コ
ンポーネントを製造する方法。 （７）前記バイアおよびラインは導電性ペーストを用い
たスクリーニングによって形成されることを特徴とする
上記（６）に記載の方法。
の事項を開示する。 （１）基板内に導体を有する多層セラミック基板と、前
記基板に固定されたチップと、前記基板の周辺における
前記基板の少なくとも一面上の複数の入力／出力パッド
とを備え、前記チップと前記入力／出力パッドとが前記
導体によって電気的に接続されていることを特徴とする
電子コンポーネント。 （２）前記基板の両面に前記入力／出力パッドを有する
ことを特徴とする上記（１）に記載の電子コンポーネン
ト。 （３）前記入力／出力パッドが千鳥状に配置されている
ことを特徴とする上記（１）に記載の電子コンポーネン
ト。 （４）前記基板の一面または両面上の前記導体が、前記
チップと幾つかの前記入力／出力パッドとを電気的に接
続するために用いられていることを特徴とする上記
（１）に記載の電子コンポーネント。 （５）フラットパックであることを特徴とする上記
（１）〜（４）のいずれか１つに記載の電子コンポーネ
ント。 （６）焼成されていないセラミックの層を複数形成し、
セラミック層内の上部から下部へのバイアをメタライズ
し、セラミックの表面に導体ラインを形成し、前記ライ
ンと前記バイアを、チップから入力／出力パッドへ電気
的接続を形成するために相互接続し、前記層を積層して
多層セラミック基板を形成することを特徴とする電子コ
ンポーネントを製造する方法。 （７）前記バイアおよびラインは導電性ペーストを用い
たスクリーニングによって形成されることを特徴とする
上記（６）に記載の方法。
【００２２】
【発明の効果】本発明によって、電子コンポーネントの
Ｉ／Ｏ能力を容易に増大させることができた。
Ｉ／Ｏ能力を容易に増大させることができた。
【図１】（Ａ）は、ファンアウト・パタン構造を有する
従来のフラットパック電子コンポーネントの分解模式図
であり、（Ｂ）は、（Ａ）の１Ｂ−１Ｂ線断面図であ
る。
従来のフラットパック電子コンポーネントの分解模式図
であり、（Ｂ）は、（Ａ）の１Ｂ−１Ｂ線断面図であ
る。
【図２】本発明のＭＬＣフラットパックの模式図であ
る。
る。
【図３】千鳥状Ｉ／Ｏパッドを有する本発明のＭＬＣフ
ラットパックの模式図である。
ラットパックの模式図である。
【図４】本発明の電子コンポーネントに用いることがで
きるコネクタの模式図である。
きるコネクタの模式図である。
１０，１６，２０ 電子コンポーネント １１ 基板 １２ チップ １３ 導体 １４ パッド １５ Ｃ−クリップ １７，２１ 基板 １８ バイア １９ ライン ２２，２３，２４，２５ クリップ ２６，２７ リードフレーム
Claims (7)
- 【請求項１】基板内に導体を有する多層セラミック基板
と、 前記基板に固定されたチップと、 前記基板の周辺における前記基板の少なくとも一面上の
複数の入力／出力パッドとを備え、 前記チップと前記入力／出力パッドとが前記導体によっ
て電気的に接続されていることを特徴とする電子コンポ
ーネント。 - 【請求項２】前記基板の両面に前記入力／出力パッドを
有することを特徴とする請求項１記載の電子コンポーネ
ント。 - 【請求項３】前記入力／出力パッドが千鳥状に配置され
ていることを特徴とする請求項１記載の電子コンポーネ
ント。 - 【請求項４】前記基板の一面または両面上の前記導体
が、前記チップと幾つかの前記入力／出力パッドとを電
気的に接続するために用いられていることを特徴とする
請求項１記載の電子コンポーネント。 - 【請求項５】フラットパックであることを特徴とする請
求項１ないし４のいずれか１つに記載の電子コンポーネ
ント。 - 【請求項６】焼成されていないセラミックの層を複数形
成し、 セラミック層内の上部から下部へのバイアをメタライズ
し、 セラミックの表面に導体ラインを形成し、 前記ラインと前記バイアを、チップから入力／出力パッ
ドへ電気的接続を形成するために相互接続し、 前記層を積層して多層セラミック基板を形成することを
特徴とする電子コンポーネントを製造する方法。 - 【請求項７】前記バイアおよびラインは導電性ペースト
を用いたスクリーニングによって形成されることを特徴
とする請求項６記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US26529994A | 1994-06-24 | 1994-06-24 | |
| US265299 | 1999-03-09 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0817965A true JPH0817965A (ja) | 1996-01-19 |
| JP3084209B2 JP3084209B2 (ja) | 2000-09-04 |
Family
ID=23009891
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP07128594A Expired - Fee Related JP3084209B2 (ja) | 1994-06-24 | 1995-05-26 | 電子コンポーネントおよびその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US5669136A (ja) |
| EP (1) | EP0689247A1 (ja) |
| JP (1) | JP3084209B2 (ja) |
| TW (1) | TW276356B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7869245B2 (en) | 2006-12-05 | 2011-01-11 | Oki Semiconductor Co., Ltd. | Semiconductor storage device with first and second pads arranged in proximity with first to fourth output transistors for reducing an excess region |
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| US6054653A (en) * | 1998-01-28 | 2000-04-25 | Hansen; Gregory Robert | Apparatus for attaching a surface mount component |
| US6285080B1 (en) * | 1998-11-23 | 2001-09-04 | International Business Machines Corporation | Planar metallized substrate with embedded camber control material and method thereof |
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| TWI483361B (zh) | 2012-03-23 | 2015-05-01 | Chipmos Technologies Inc | 半導體封裝基板以及半導體封裝結構 |
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-
1995
- 1995-01-28 TW TW084100826A patent/TW276356B/zh active
- 1995-05-19 EP EP95480064A patent/EP0689247A1/en not_active Withdrawn
- 1995-05-26 JP JP07128594A patent/JP3084209B2/ja not_active Expired - Fee Related
- 1995-10-10 US US08/541,397 patent/US5669136A/en not_active Expired - Fee Related
-
1996
- 1996-04-04 US US08/628,148 patent/US5790386A/en not_active Expired - Fee Related
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| US5669136A (en) | 1997-09-23 |
| US5790386A (en) | 1998-08-04 |
| EP0689247A1 (en) | 1995-12-27 |
| TW276356B (ja) | 1996-05-21 |
| JP3084209B2 (ja) | 2000-09-04 |
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