JPH038366A

JPH038366A - 半導体装置用パッケージ

Info

Publication number: JPH038366A
Application number: JP14374389A
Authority: JP
Inventors: Masamichi Shindo; 進藤　政道
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1989-06-06
Filing date: 1989-06-06
Publication date: 1991-01-16

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の目的〕（産業上の利用分野）本発明は、半導体装置用パッケージに関し、特に、いわ
ゆる多ピン用パッケージとして用いて好適な半導体装置
用パッケージに関する。

（従来の技術）従来の多ビン用パッケージは、セラミック多層基板を使
用したものが多い。これを分類すると、次の２Ｆ１類に
分類される。

（１）ピン挿入型実装基板にあらかじめ穴をあけておき、この穴にパッケ
ージのピンを入れて半田付けするものである。ピングリ
ッドアレー型のパッケージがこれに当る。

（２）表面実装型実装基板には、単に、半田付けされるランドを設けであ
るだけであり、このランドにパッケージを位置あわせし
て半田付けする。ガルウィング型フラットパッケージや
リードレスチップキャリア等がこれに当る。最近は、実
装密度を上げるため、前記（１）のピン挿入型を改良し
た短リード型ピングリッドアレー（表面実装型ピングリ
ッドアレー）も登場するに至っている。

（発明が解決しようとする課題）上記（１）、（２）に記載した従来の多ビン用パッケー
ジには種々の問題点がある。

（イ）前記（１）に記載のビン挿入型パッケージの問題
点ビン数が多くなるに従い、パッケージの寸法精度上の問
題点等に起因して、ビンを穴へ挿入するのが難しくなり
、３００ビン以上のリード数になると実際上挿入できな
くなることがあり、殆んど実用的ではない。又、実装密
度もそれ程向上しない。

（ロ）前記（２）に記載の表面実装型パッケージの問題
点ガルウィング型フラットパッケージにおいては、リード
を配列し得る部分はパッケージ本体の周囲部分だけであ
る。そのため、実装密度的には、リードピッチにも依る
が、上記ビングリッドアレー型に同等か、もしくはそれ
よりも劣る場合がある。

又、リードレスチップキャリアはリードピッチに限度が
あり、それ程高密度化は達成出来ない。

方、最近提案されている表面実装型ピングリッドアレー
は、上記穴挿入型のものに比べてリードピッチが半分に
なっており、実装密度的には飛躍的に向上している。し
かしながら、実装後の、早口］付けが確実になされてい
るかの確認が非常に難しく、実用的ではない。

本発明は、上記に鑑みてなされたもので、その目的は、
実装基板への半田付は状態の検査を容易なものとして高
信頼性を維持しつつ、多ビン化、即ち、高密度実装を可
能とする半導体装置用パッケージを提供することにある
。

〔発明の構成〕

（課題を解決するための手段）本発明の半導体装置用パッケージは、基板に半導体チッ
プが取り付けられた状態で実装基板に取り付けられる半
導体装置用パッケージにおいて、前記半導体チップの配
線と電気的に予め接続されており、且つ前記実装基板の
配線に電気的に接続させられる接続端子が、前記基板の
両面に形設されているものとして構成される。

（作　用）基板の両面に接続端子、例えばリードやビンが形成され
る。このため、基板の一面にのみ接続端子を形成するよ
うにしたものに比して、リードピン数は著しく増大可能
である。そして、前記基板の両面に設ける接続端子とし
てガルウィング形のリードを用いたり、あるいは基板の
一面の接続端子としてはガルウィング型のリードを用い
、他面の接続端子としては実装基板へ挿入されるビンを
用いたりすることにより、リードピン数を増大させたま
まで実装基板への半田付等の状態確認を容易なものとす
ることができる。

（実施例）第１図及び第２図は、本発明の第１実施例の側面図及び
平面図である。それらの図において、１はパッケージ本
体としてのセラミック多層基板であり、第２図かられか
るように平面的にはほぼ正方形をしている。セラミック
多層基板以外の基板、例えばプリント基板等を用い得る
のは当然である。

基板１のほぼ中央には、半導体チップＣが載設される凹
部１ａがあり、そのまわりに半導体チップＣ上のポンデ
ィングパッドとワイヤボンディングされるリード２，２
．・・・が設けられている。これらの各リード２．２．
・・・は、内部配線によって、基板１の上下両面の縁部
に露呈状態に設けられた複数の端子（図示せず）の１つ
にそれぞれ接続されている。これらの各端子のうち基板
１上面のものには第１のリード３，３．・・・が１つ宛
取り付けられ、下面のものには第２のリード４．４．・
・・が１つ宛取り付けられている。第１及び第２のり−
ド３．４は共に、特にｆ！１１図かられかるように、い
わゆるガルウィング型に折り曲げられている。

このように構成すれば、より高密度化、即ち、より高子
ビン化が可能となる。しかも、実装基板への半田付けの
確認も、従来のガルウィング型フラットパッケージの場
合と同様に、容易に行うことができ、これにより半導体
装置としての信頼性を高いものとすることができる。

第３図及び第４図は、本発明の第２実施例の側面図及び
底面図である。これらの第３図及び第４図のパッケージ
が、第１図及び第２図のパッケージと異なる点は、セラ
ミック多層基板１の下面には、ガルウィング型のリード
に代えて、実装基板の孔に挿入されるピン５，５．・・
・がほぼマトリクス状に設けられている点にある。この
第２実施例にも、第１実施例と同様の効果が期待される
。

次に、本発明の第１実施例のパッケージによれば、従来
のパッケージよりもどれだけビン数を増やすことができ
るかについて、具体的に説明する。

即ち、以上に述べた従来の現有パッケージと、本発明の
第１実施例のパッケージの、同一面積を有するパッケー
ジでの、リードピン数を比較すると第１表の様となる。

ただし、前提として、セラミック多層基板本体の外形サ
イズが３０−膳角のもので比較する。

第１表Ａ：　穴挿入型ピングリットアレー（リードピッチ２．
　５４ｍｍ、全面アレー型）Ｂ；　表面実装型ピングリットアレー（リードピッチ１
．２７ｍｗ＋、全面アレー型）Ｃ：　ガルウィング型従
来フラットパッケージ（リードピッチ０．４龍、４方向
量列）Ｄ＝　リードレスチップキャリア（ピッチ１．２
７龍、４方向量列）Ｅ：　本提案ガルウィング上下両面型フラットパック（
す°−ドピッチ０．４鰭、４方向量列）以上の様に、同
一実装面積では、本発明の第１実施例のパッケージが最
も実装密度が高く、且つ半田付は後の確認も容易であり
、信頼性が向上する。

〔発明の効果〕

本発明によれば、基板の両面に接続端子を形設するよう
にしたので、リードビン数の増大が可能であり、且つ実
装基板への半田付は状態の確認も容易に行えるようにし
て半導体装置としての信頼性を高くすることができる。

馬Ｉ図

【図面の簡単な説明】

第１図及び第２図は本発明の第１実施例の側面図及び平
面図、第３図及び第４図は本発明の第２実施例の側面図
及び底面図である。１・・・セラミック多層基板、３，４・・・リード（接
続端子）、５・・・ピン（接続端子）、Ｃ・・・半導体
チップ。

Claims

【特許請求の範囲】基板に半導体チップが取り付けられた状態で実装基板に
取り付けられる半導体装置用パッケージにおいて、前記半導体チップの配線と電気的に予め接続されており
、且つ前記実装基板の配線に電気的に接続させられる接
続端子が、前記基板の両面に形設されていることを特徴
とする半導体装置用パッケージ。