JP3173308B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JP3173308B2 JP3173308B2 JP2489695A JP2489695A JP3173308B2 JP 3173308 B2 JP3173308 B2 JP 3173308B2 JP 2489695 A JP2489695 A JP 2489695A JP 2489695 A JP2489695 A JP 2489695A JP 3173308 B2 JP3173308 B2 JP 3173308B2
- Authority
- JP
- Japan
- Prior art keywords
- leads
- semiconductor integrated
- integrated circuit
- bare chip
- circuit device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/484—Connecting portions
- H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
- H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/484—Connecting portions
- H01L2224/4847—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond
- H01L2224/48472—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond the other connecting portion not on the bonding area also being a wedge bond, i.e. wedge-to-wedge
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01079—Gold [Au]
Landscapes
- Wire Bonding (AREA)
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路装置に関
し、より詳細には、例えばコンピュータ、各種ＯＡ機
器、自動車制御機器等の電気・電子製品等に搭載される
高密度実装用の半導体集積回路装置に関する。
し、より詳細には、例えばコンピュータ、各種ＯＡ機
器、自動車制御機器等の電気・電子製品等に搭載される
高密度実装用の半導体集積回路装置に関する。
【０００２】
【従来の技術】現在、半導体集積回路装置のパッケージ
化には、主にプラスチックパッケージ（以下、ＰＰと記
す）、セラミックパッケージ（以下、ＣＰと記す）、Ｔ
ＣＰ（Tape Carrier Packge)が使用されている（香山ほ
か：ＶＬＳＩパッケージング技術（上）；日経ＢＰ社；
pp127 〜145)。図４は従来のこの種のＰＰタイプの半導
体集積回路装置を模式的に示した部分断面図であり、図
中１は半導体集積回路としてのベアチップを示してい
る。ベアチップ１は樹脂接着剤４１ａ等を用いてダイパ
ッド４１上に接着されており、ダイパッド４１の周囲に
は複数個のリード４３が配設されている。またベアチッ
プ１上面の周囲には複数個のアルミニウム（以下、Ａｌ
と記す）電極４２が形成されており、Ａｌ電極４２とリ
ード４３のインナーリード部４３ｂとはＡｕのボンディ
ングワイヤ４４を用いてそれぞれ接続されている。リー
ド４３のアウターリード部４３ａ側を除く全体は熱硬化
性樹脂等を用いたモールド４５で覆われており、モール
ド４５によりベアチップ１、Ａｌ電極４２、インナーリ
ード部４３ｂ、ボンディングワイヤ４４等が外部環境か
ら保護されるようになっている。これらベアチップ１、
ボンディングワイヤ４４、リード４３、モールド４５等
を含んでＰＰタイプの半導体集積回路装置４０が構成さ
れており、半導体集積回路装置４０の高さＨPPは１１５
０μｍ程度になっている。このように構成された半導体
集積回路装置４０では、信号や電力等が所定のアウター
リード部４３ａよりインナーリード部４３ｂ、ボンディ
ングワイヤ４４、Ａｌ電極４２を介してベアチップ１内
の回路に入力されると共に、ベアチップ１内の回路で処
理された信号等が逆の経路を介して所定のアウターリー
ド部４３ａに出力される。またこのように構成された半
導体集積回路装置４０を回路基板（図示せず）に搭載す
る場合、この回路基板の所定箇所にアウターリード部４
３ａをリフローハンダ法で接着させることにより、表面
実装される。
化には、主にプラスチックパッケージ（以下、ＰＰと記
す）、セラミックパッケージ（以下、ＣＰと記す）、Ｔ
ＣＰ（Tape Carrier Packge)が使用されている（香山ほ
か：ＶＬＳＩパッケージング技術（上）；日経ＢＰ社；
pp127 〜145)。図４は従来のこの種のＰＰタイプの半導
体集積回路装置を模式的に示した部分断面図であり、図
中１は半導体集積回路としてのベアチップを示してい
る。ベアチップ１は樹脂接着剤４１ａ等を用いてダイパ
ッド４１上に接着されており、ダイパッド４１の周囲に
は複数個のリード４３が配設されている。またベアチッ
プ１上面の周囲には複数個のアルミニウム（以下、Ａｌ
と記す）電極４２が形成されており、Ａｌ電極４２とリ
ード４３のインナーリード部４３ｂとはＡｕのボンディ
ングワイヤ４４を用いてそれぞれ接続されている。リー
ド４３のアウターリード部４３ａ側を除く全体は熱硬化
性樹脂等を用いたモールド４５で覆われており、モール
ド４５によりベアチップ１、Ａｌ電極４２、インナーリ
ード部４３ｂ、ボンディングワイヤ４４等が外部環境か
ら保護されるようになっている。これらベアチップ１、
ボンディングワイヤ４４、リード４３、モールド４５等
を含んでＰＰタイプの半導体集積回路装置４０が構成さ
れており、半導体集積回路装置４０の高さＨPPは１１５
０μｍ程度になっている。このように構成された半導体
集積回路装置４０では、信号や電力等が所定のアウター
リード部４３ａよりインナーリード部４３ｂ、ボンディ
ングワイヤ４４、Ａｌ電極４２を介してベアチップ１内
の回路に入力されると共に、ベアチップ１内の回路で処
理された信号等が逆の経路を介して所定のアウターリー
ド部４３ａに出力される。またこのように構成された半
導体集積回路装置４０を回路基板（図示せず）に搭載す
る場合、この回路基板の所定箇所にアウターリード部４
３ａをリフローハンダ法で接着させることにより、表面
実装される。
【０００３】また、図５は従来のＣＰタイプの半導体集
積回路装置を模式的に示した部分断面図であり、図中１
はベアチップを示している。ベアチップ１はセラミック
スパッケージ基板５１内に形成されたキャビティ５１ａ
上面に樹脂接着剤５１ｂ等を用いて接着されている。ま
たセラミックスパッケージ基板５１上部の周囲には例え
ば略鈎形状にフォーミングされた複数個のリード５３が
樹脂接着剤５１ｂ等を用いて接着されており、リード５
３のアウターリード部５３ａ側はセラミックスパッケー
ジ基板５１の外方に導かれている。またベアチップ１上
面の周囲には複数個のＡｌ電極５２が形成されており、
Ａｌ電極５２とリード５３のインナーリード部５３ｂと
はＡｌのボンディングワイヤ５４を用いてそれぞれ接続
されている。またセラミックスパッケージ基板５１上方
にはこれを覆う態様で金属またはセラミック製のリッド
５５が配設され、リッド５５とセラミックスパッケージ
基板５１とは低融点ガラス等を用いたシーリング部５６
により封止されており、ベアチップ１、Ａｌ電極５２、
インナーリード部５３ｂ、ボンディングワイヤ５４等が
外部環境から保護されるようになっている。これらベア
チップ１、セラミックスパッケージ基板５１、リッド５
５、ボンディングワイヤ５４、リード５３等を含んでＣ
Ｐタイプの半導体集積回路装置５０が構成されており、
半導体集積回路装置５０の高さＨCPは２０００〜２５０
０μｍ程度になっている。このように構成されたＣＰ５
０を回路基板（図示せず）に搭載する場合、この回路基
板の所定箇所にアウターリード部５３ａをリフローハン
ダ法で接着させることにより、表面実装される。
積回路装置を模式的に示した部分断面図であり、図中１
はベアチップを示している。ベアチップ１はセラミック
スパッケージ基板５１内に形成されたキャビティ５１ａ
上面に樹脂接着剤５１ｂ等を用いて接着されている。ま
たセラミックスパッケージ基板５１上部の周囲には例え
ば略鈎形状にフォーミングされた複数個のリード５３が
樹脂接着剤５１ｂ等を用いて接着されており、リード５
３のアウターリード部５３ａ側はセラミックスパッケー
ジ基板５１の外方に導かれている。またベアチップ１上
面の周囲には複数個のＡｌ電極５２が形成されており、
Ａｌ電極５２とリード５３のインナーリード部５３ｂと
はＡｌのボンディングワイヤ５４を用いてそれぞれ接続
されている。またセラミックスパッケージ基板５１上方
にはこれを覆う態様で金属またはセラミック製のリッド
５５が配設され、リッド５５とセラミックスパッケージ
基板５１とは低融点ガラス等を用いたシーリング部５６
により封止されており、ベアチップ１、Ａｌ電極５２、
インナーリード部５３ｂ、ボンディングワイヤ５４等が
外部環境から保護されるようになっている。これらベア
チップ１、セラミックスパッケージ基板５１、リッド５
５、ボンディングワイヤ５４、リード５３等を含んでＣ
Ｐタイプの半導体集積回路装置５０が構成されており、
半導体集積回路装置５０の高さＨCPは２０００〜２５０
０μｍ程度になっている。このように構成されたＣＰ５
０を回路基板（図示せず）に搭載する場合、この回路基
板の所定箇所にアウターリード部５３ａをリフローハン
ダ法で接着させることにより、表面実装される。
【０００４】また、図６は従来のＴＣＰタイプの半導体
集積回路装置を模式的に示した部分断面図であり、図中
１は半導体集積回路としてのベアチップ１を示してい
る。ベアチップ１上面の周囲には略ボール形状を有する
複数個のバンプ電極６１が形成されており、バンプ電極
６１にはテープキャリアのインナーリード部６２ｂがそ
れぞれボンディングされている。またベアチップ１の上
面及び側面とバンプ電極６１とインナーリード部６２ｂ
とは樹脂を用いたポッティング封止部６３で覆われ、リ
ード６２のアウターリード部６２ａ側はポッティング封
止部６３の外方に導かれており、ポッティング封止部６
３によりバンプ電極６１等が外部環境から保護されるよ
うになっている。これらベアチップ１、バンプ電極６
１、リード６２、ポッティング封止部６３等を含んでＴ
ＣＰタイプの半導体集積回路装置６０が構成されてお
り、半導体集積回路装置６０の高さＨTCP は４５０μｍ
程度になっている。このように構成された半導体集積回
路装置６０を回路基板（図示せず）に搭載する場合、こ
の回路基板の所定箇所にアウターリード部６２ａをリフ
ローハンダ法で接着させることにより、表面実装され
る。
集積回路装置を模式的に示した部分断面図であり、図中
１は半導体集積回路としてのベアチップ１を示してい
る。ベアチップ１上面の周囲には略ボール形状を有する
複数個のバンプ電極６１が形成されており、バンプ電極
６１にはテープキャリアのインナーリード部６２ｂがそ
れぞれボンディングされている。またベアチップ１の上
面及び側面とバンプ電極６１とインナーリード部６２ｂ
とは樹脂を用いたポッティング封止部６３で覆われ、リ
ード６２のアウターリード部６２ａ側はポッティング封
止部６３の外方に導かれており、ポッティング封止部６
３によりバンプ電極６１等が外部環境から保護されるよ
うになっている。これらベアチップ１、バンプ電極６
１、リード６２、ポッティング封止部６３等を含んでＴ
ＣＰタイプの半導体集積回路装置６０が構成されてお
り、半導体集積回路装置６０の高さＨTCP は４５０μｍ
程度になっている。このように構成された半導体集積回
路装置６０を回路基板（図示せず）に搭載する場合、こ
の回路基板の所定箇所にアウターリード部６２ａをリフ
ローハンダ法で接着させることにより、表面実装され
る。
【０００５】しかしながら上記したＰＰタイプの半導体
集積回路装置４０、ＣＰタイプの半導体集積回路装置５
０、ＴＣＰタイプの半導体集積回路装置６０において
は、いずれも１個のベアチップ１が平面的に配設されて
おり、ベアチップ１の寸法ＳBCに比べて半導体集積回路
装置４０、５０、６０の寸法ＳPP、ＳCP、ＳTCP が大き
くなり易く、水平方向に関するベアチップ１の実装密度
が低下するという問題があった。
集積回路装置４０、ＣＰタイプの半導体集積回路装置５
０、ＴＣＰタイプの半導体集積回路装置６０において
は、いずれも１個のベアチップ１が平面的に配設されて
おり、ベアチップ１の寸法ＳBCに比べて半導体集積回路
装置４０、５０、６０の寸法ＳPP、ＳCP、ＳTCP が大き
くなり易く、水平方向に関するベアチップ１の実装密度
が低下するという問題があった。
【０００６】この問題に対処し、図５に示した半導体集
積回路装置５０におけるインナーリード部５３ｂが占め
るスペースを小さく設定してパッケージ本体の小形化を
図るため、リードの幅が小さく、かつリード間のピッチ
が狭く設定されたタイプのＱＦＰ（Ｆ）（Fine Pitch Q
uad Flat Package) が開発されている（インターネプコ
ン大阪‘９２セミナーテキスト；工業調査会；pp 2〜1
1）。
積回路装置５０におけるインナーリード部５３ｂが占め
るスペースを小さく設定してパッケージ本体の小形化を
図るため、リードの幅が小さく、かつリード間のピッチ
が狭く設定されたタイプのＱＦＰ（Ｆ）（Fine Pitch Q
uad Flat Package) が開発されている（インターネプコ
ン大阪‘９２セミナーテキスト；工業調査会；pp 2〜1
1）。
【０００７】また、図５に示した半導体集積回路装置５
０における水平方向に突き出たアウターリード部５３ａ
をなくすため、リード５３の代わりに、複数個の電極ピ
ンがセラミックスパッケージ基板５１下面に立設された
ＰＧＡ（Pin Grid Array) 方式のものが開発されている
（森末：ＬＳＩ設計製作技術；電気書院；pp404 〜40
6)。この電極ピンはセラミックスパッケージ基板５１内
に形成されたスルーホールと、セラミックスパッケージ
基板５１上に形成されたパッド（共に図示せず）と、ボ
ンディングワイヤ５４とを介してＡｌ電極５２に接続さ
れる。このように構成されたＰＧＡ方式の半導体集積回
路装置を回路基板に搭載する場合、この回路基板に形成
された孔に前記電極ピンを挿入することにより実装され
る。
０における水平方向に突き出たアウターリード部５３ａ
をなくすため、リード５３の代わりに、複数個の電極ピ
ンがセラミックスパッケージ基板５１下面に立設された
ＰＧＡ（Pin Grid Array) 方式のものが開発されている
（森末：ＬＳＩ設計製作技術；電気書院；pp404 〜40
6)。この電極ピンはセラミックスパッケージ基板５１内
に形成されたスルーホールと、セラミックスパッケージ
基板５１上に形成されたパッド（共に図示せず）と、ボ
ンディングワイヤ５４とを介してＡｌ電極５２に接続さ
れる。このように構成されたＰＧＡ方式の半導体集積回
路装置を回路基板に搭載する場合、この回路基板に形成
された孔に前記電極ピンを挿入することにより実装され
る。
【０００８】また図示しないが、水平方向の実装密度を
高めるため、複数個のリードがパッケージの１辺にまと
めて形成され、これらのリードを下方に向けてパッケー
ジが垂直に実装されるタイプのＶＳＭＰ（Vertical Sur
face Mount Package) が開発されている。（香山ほか：
ＶＬＳＩパッケージング技術（下）；日経ＢＰ社；pp17
9 〜180)。
高めるため、複数個のリードがパッケージの１辺にまと
めて形成され、これらのリードを下方に向けてパッケー
ジが垂直に実装されるタイプのＶＳＭＰ（Vertical Sur
face Mount Package) が開発されている。（香山ほか：
ＶＬＳＩパッケージング技術（下）；日経ＢＰ社；pp17
9 〜180)。
【０００９】また水平方向の実装密度を高めるため、垂
直方向の空間にパッケージまたはベアチップが積み重ね
られたタイプのものが開発されている。図７は従来のＴ
ＣＰ積み重ね搭載方式のものを模式的に示した部分断面
図であり（香山ほか：ＶＬＳＩパッケージング技術
（下）；日経ＢＰ社；pp180 〜181)、図中１はベアチッ
プを示している。４個のベアチップ１の下面には複数個
の電極（図示せず）がそれぞれ形成されており、この電
極にはＴＡＢ（Tape Automated Bonding) テープのリー
ド７１〜７４のインナーリード部７１ｂ〜７４ｂがそれ
ぞれボンディングされている。またベアチップ１の下面
及び側面と、インナーリード部７１ｂ〜７４ｂとはエポ
キシ樹脂を用いた封止部７２で覆われており、封止部７
２によりインナーリード部７１ｂ〜７４ｂ等が外部環境
から保護されるようになっている。リード７１〜７４の
アウターリード部７１ａ〜７４ａ側は封止部７２の外方
に導かれており、アウターリード部７１ａ〜７４ａの長
さは、半導体集積回路装置７０ａ〜７０ｄを積み重ねた
際におけるアウターリード部７１ａ〜７４ａの下部が略
同一平面上に揃うようにそれぞれ設定されている。これ
らベアチップ１、リード７１〜７４、封止部７２等を含
んでＴＣＰタイプの半導体集積回路装置７０ａ〜７０ｄ
が構成されている。このように構成された半導体集積回
路装置７０ａ〜７０ｄを配線基板５に搭載する場合、ま
ず半導体集積回路装置７０ａ、７０ｂ、…を下から順に
積み重ね、所定の各電極５ａ上にアウターリード部７１
ａ、７２ａ、…を載せた後、これらと各電極５ａとを所
定の方法により接続する。
直方向の空間にパッケージまたはベアチップが積み重ね
られたタイプのものが開発されている。図７は従来のＴ
ＣＰ積み重ね搭載方式のものを模式的に示した部分断面
図であり（香山ほか：ＶＬＳＩパッケージング技術
（下）；日経ＢＰ社；pp180 〜181)、図中１はベアチッ
プを示している。４個のベアチップ１の下面には複数個
の電極（図示せず）がそれぞれ形成されており、この電
極にはＴＡＢ（Tape Automated Bonding) テープのリー
ド７１〜７４のインナーリード部７１ｂ〜７４ｂがそれ
ぞれボンディングされている。またベアチップ１の下面
及び側面と、インナーリード部７１ｂ〜７４ｂとはエポ
キシ樹脂を用いた封止部７２で覆われており、封止部７
２によりインナーリード部７１ｂ〜７４ｂ等が外部環境
から保護されるようになっている。リード７１〜７４の
アウターリード部７１ａ〜７４ａ側は封止部７２の外方
に導かれており、アウターリード部７１ａ〜７４ａの長
さは、半導体集積回路装置７０ａ〜７０ｄを積み重ねた
際におけるアウターリード部７１ａ〜７４ａの下部が略
同一平面上に揃うようにそれぞれ設定されている。これ
らベアチップ１、リード７１〜７４、封止部７２等を含
んでＴＣＰタイプの半導体集積回路装置７０ａ〜７０ｄ
が構成されている。このように構成された半導体集積回
路装置７０ａ〜７０ｄを配線基板５に搭載する場合、ま
ず半導体集積回路装置７０ａ、７０ｂ、…を下から順に
積み重ね、所定の各電極５ａ上にアウターリード部７１
ａ、７２ａ、…を載せた後、これらと各電極５ａとを所
定の方法により接続する。
【００１０】また図８は従来のベアチップ積み重ね搭載
方式のものを模式的に示した断面図であり（特開平３−
３８８４７号公報）、図中６は絶縁性基板を示してい
る。絶縁性基板６には凹部６ｃが形成されており、凹部
６ｃ上面とこれに続く絶縁性基板６内と、絶縁性基板６
上面とには導体パターン６ａ、６ｂがそれぞれ形成され
ている。凹部６ｃ内にはベアチップ１が配設され、ベア
チップ１下面の周囲には略ボール形状を有する複数個の
バンプ電極８１が形成されており、バンプ電極８１は導
体パターン６ａにフリップチップ実装されている。また
ベアチップ１の上方にはベアチップ２が配設されてお
り、ベアチップ２上面の周囲には複数個の電極８２が形
成されている。電極８２にはＴＡＢテープのリード８３
の一端部がそれぞれボンディングされる一方、リード８
３の他端部は熱圧着等により導体パターン６ｂに接続さ
れている。ベアチップ１、２、リード８３及び凹部６ｃ
はチップコート樹脂を用いた封止部８４で覆われてお
り、封止部８４によりベアチップ１、２等が外部環境か
ら保護されるようになっている。
方式のものを模式的に示した断面図であり（特開平３−
３８８４７号公報）、図中６は絶縁性基板を示してい
る。絶縁性基板６には凹部６ｃが形成されており、凹部
６ｃ上面とこれに続く絶縁性基板６内と、絶縁性基板６
上面とには導体パターン６ａ、６ｂがそれぞれ形成され
ている。凹部６ｃ内にはベアチップ１が配設され、ベア
チップ１下面の周囲には略ボール形状を有する複数個の
バンプ電極８１が形成されており、バンプ電極８１は導
体パターン６ａにフリップチップ実装されている。また
ベアチップ１の上方にはベアチップ２が配設されてお
り、ベアチップ２上面の周囲には複数個の電極８２が形
成されている。電極８２にはＴＡＢテープのリード８３
の一端部がそれぞれボンディングされる一方、リード８
３の他端部は熱圧着等により導体パターン６ｂに接続さ
れている。ベアチップ１、２、リード８３及び凹部６ｃ
はチップコート樹脂を用いた封止部８４で覆われてお
り、封止部８４によりベアチップ１、２等が外部環境か
ら保護されるようになっている。
【００１１】また図９は従来の別のベアチップ積み重ね
式パッケージタイプを模式的に示した断面図であり（特
開平３−１９８３６７号公報）、図中９１はセラミック
スパッケージ基板を示している。セラミックスパッケー
ジ基板９１上面には複数個の電極９１ａが形成され、セ
ラミックスパッケージ基板９１下面には複数個のＰＧＡ
方式の電極ピン９１ｂが形成されており、電極ピン９１
ｂと電極９１ａとは配線層９１ｃやスルーホール９１ｄ
を介してそれぞれ接続されている。セラミックスパッケ
ージ基板９１にはキャビティ９１ｅが形成され、キャビ
ティ９１ｅ内にはベアチップ１が配設されており、ベア
チップ１は接着剤９２等を用いてキャビティ９１ｅ上面
に接着されている。ベアチップ１上面の周囲には略ボー
ル形状を有する複数個のバンプ電極９３ａが形成されて
おり、バンプ電極９３ａはリードフレームのリード９４
の一端部にボンディングされる一方、リード９４の他端
部は所定の電極９１ａにそれぞれ接続されている。また
ベアチップ１の上方にはベアチップ２が配設され、ベア
チップ２下面におけるバンプ電極９３ａと対向する箇所
には略ボール形状を有する複数個のバンプ電極９３ｂが
形成されており、バンプ電極９３ｂはリード９４の一端
部にボンディングされている。またセラミックスパッケ
ージ基板９１上面の外周にはメタル枠９５を介して略箱
形状の枠体９６が密着されており、枠体９６上部の中央
に形成された開口部９６ａ内にはベアチップ２上部が挿
入されている。さらにベアチップ２及び枠体９６の上方
には蓋体９７が配設され、蓋体９７と枠体９６とはハン
ダ９９を用いて接続されている。また枠体９６の開口部
９６ａ内面及び蓋体９７下面とベアチップ２上面との間
には絶縁性樹脂製の封止部９８が形成されており、これ
ら枠体９６、蓋体９７、封止部９８等によりベアチップ
１、２、リード９４、電極９１ａ等が外部環境から保護
されるようになっている。これらベアチップ１、２、セ
ラミックスパッケージ基板９１、電極ピン９１ｂ、枠体
９６、蓋体９７等を含んで半導体集積回路装置９０が構
成されている。このように構成された半導体集積回路装
置９０を回路基板（図示せず）に搭載する場合、この回
路基板に形成された孔に電極ピン９１ｂを挿入すること
により実装される。
式パッケージタイプを模式的に示した断面図であり（特
開平３−１９８３６７号公報）、図中９１はセラミック
スパッケージ基板を示している。セラミックスパッケー
ジ基板９１上面には複数個の電極９１ａが形成され、セ
ラミックスパッケージ基板９１下面には複数個のＰＧＡ
方式の電極ピン９１ｂが形成されており、電極ピン９１
ｂと電極９１ａとは配線層９１ｃやスルーホール９１ｄ
を介してそれぞれ接続されている。セラミックスパッケ
ージ基板９１にはキャビティ９１ｅが形成され、キャビ
ティ９１ｅ内にはベアチップ１が配設されており、ベア
チップ１は接着剤９２等を用いてキャビティ９１ｅ上面
に接着されている。ベアチップ１上面の周囲には略ボー
ル形状を有する複数個のバンプ電極９３ａが形成されて
おり、バンプ電極９３ａはリードフレームのリード９４
の一端部にボンディングされる一方、リード９４の他端
部は所定の電極９１ａにそれぞれ接続されている。また
ベアチップ１の上方にはベアチップ２が配設され、ベア
チップ２下面におけるバンプ電極９３ａと対向する箇所
には略ボール形状を有する複数個のバンプ電極９３ｂが
形成されており、バンプ電極９３ｂはリード９４の一端
部にボンディングされている。またセラミックスパッケ
ージ基板９１上面の外周にはメタル枠９５を介して略箱
形状の枠体９６が密着されており、枠体９６上部の中央
に形成された開口部９６ａ内にはベアチップ２上部が挿
入されている。さらにベアチップ２及び枠体９６の上方
には蓋体９７が配設され、蓋体９７と枠体９６とはハン
ダ９９を用いて接続されている。また枠体９６の開口部
９６ａ内面及び蓋体９７下面とベアチップ２上面との間
には絶縁性樹脂製の封止部９８が形成されており、これ
ら枠体９６、蓋体９７、封止部９８等によりベアチップ
１、２、リード９４、電極９１ａ等が外部環境から保護
されるようになっている。これらベアチップ１、２、セ
ラミックスパッケージ基板９１、電極ピン９１ｂ、枠体
９６、蓋体９７等を含んで半導体集積回路装置９０が構
成されている。このように構成された半導体集積回路装
置９０を回路基板（図示せず）に搭載する場合、この回
路基板に形成された孔に電極ピン９１ｂを挿入すること
により実装される。
【００１２】
【発明が解決しようとする課題】上記した半導体集積回
路装置４０、５０、６０においては、前述したようにい
ずれも水平方向の実装密度が低い。また半導体集積回路
装置４０、５０においては、ベアチップ１の高さＨ
BC（約３５０μｍ）に比べて各パッケージの高さＨPP、
ＨCPが高くなり、高さ方向に関するベアチップ１の実装
密度が低下する。また半導体集積回路装置６０において
はベアチップ１の全体がポッティング封止部６３により
覆われておらず、封止が不十分であるという課題があっ
た。
路装置４０、５０、６０においては、前述したようにい
ずれも水平方向の実装密度が低い。また半導体集積回路
装置４０、５０においては、ベアチップ１の高さＨ
BC（約３５０μｍ）に比べて各パッケージの高さＨPP、
ＨCPが高くなり、高さ方向に関するベアチップ１の実装
密度が低下する。また半導体集積回路装置６０において
はベアチップ１の全体がポッティング封止部６３により
覆われておらず、封止が不十分であるという課題があっ
た。
【００１３】また上記したＱＦＰ（Ｆ）においては、水
平方向の実装密度の改善がまだ不十分である。また上記
したＰＧＡ方式の半導体集積回路装置においては、前記
電極ピンによりパッケージ全体の高さが高くなり、高さ
方向の実装密度が低下すると共に、前記電極ピンの結合
構造が強度的に弱く、また回路基板に実装する際、前記
電極ピンを前記回路基板の孔に挿入するのが面倒であ
る。また上記したＶＳＭＰにおいては、高さ方向の実装
密度が極度に低いという課題があった。
平方向の実装密度の改善がまだ不十分である。また上記
したＰＧＡ方式の半導体集積回路装置においては、前記
電極ピンによりパッケージ全体の高さが高くなり、高さ
方向の実装密度が低下すると共に、前記電極ピンの結合
構造が強度的に弱く、また回路基板に実装する際、前記
電極ピンを前記回路基板の孔に挿入するのが面倒であ
る。また上記したＶＳＭＰにおいては、高さ方向の実装
密度が極度に低いという課題があった。
【００１４】また上記したＴＣＰ積み重ね搭載方式のも
のにおいては、半導体集積回路装置７０ａ〜７０ｄ全体
のパッケージ化が図られておらず、これらの取り扱いが
面倒であると共に、ベアチップ１全体が封止部７２によ
り覆われておらず、封止が不十分である。また配線基板
５に搭載する際、アウターリード部７１ａ〜７４ａに関
する長さ及び角度の調整や電極５ａに対する位置決めが
難しく、コストが掛かるという課題があった。
のにおいては、半導体集積回路装置７０ａ〜７０ｄ全体
のパッケージ化が図られておらず、これらの取り扱いが
面倒であると共に、ベアチップ１全体が封止部７２によ
り覆われておらず、封止が不十分である。また配線基板
５に搭載する際、アウターリード部７１ａ〜７４ａに関
する長さ及び角度の調整や電極５ａに対する位置決めが
難しく、コストが掛かるという課題があった。
【００１５】また図８に示したベアチップ積み重ね搭載
方式のものにおいては、２個のベアチップ１、２を含む
全体のパッケージ化が図られておらず、これらの取り扱
いが面倒である。また絶縁性基板６に搭載する際、リー
ド８３の長さや角度の調整が難しく、バンプ電極８１や
リード８３の他端部を導体パターン６ａ、６ｂに正確に
位置決めするのが困難である。また導体パターン６ａと
バンプ電極８１とをフリップチップ実装するのが難し
く、コストが掛かるという課題があった。
方式のものにおいては、２個のベアチップ１、２を含む
全体のパッケージ化が図られておらず、これらの取り扱
いが面倒である。また絶縁性基板６に搭載する際、リー
ド８３の長さや角度の調整が難しく、バンプ電極８１や
リード８３の他端部を導体パターン６ａ、６ｂに正確に
位置決めするのが困難である。また導体パターン６ａと
バンプ電極８１とをフリップチップ実装するのが難し
く、コストが掛かるという課題があった。
【００１６】また図９に示した半導体集積回路装置９０
においては、電極ピン９１ｂにより半導体集積回路装置
９０全体の高さが高くなり、高さ方向の実装密度が低下
する。また電極ピン９１の結合構造が強度的に弱く、ま
た回路基板に実装する際、電極ピン９１ｂを前記回路基
板の孔に挿入するのが面倒であるという課題があった。
においては、電極ピン９１ｂにより半導体集積回路装置
９０全体の高さが高くなり、高さ方向の実装密度が低下
する。また電極ピン９１の結合構造が強度的に弱く、ま
た回路基板に実装する際、電極ピン９１ｂを前記回路基
板の孔に挿入するのが面倒であるという課題があった。
【００１７】本発明はこのような課題に鑑みなされたも
のであり、水平及び高さ方向の実装密度を高めることが
でき、全体的パッケージ化が図られて取り扱いを容易な
ものにすると共に、ベアチップ等を外部環境から確実に
保護することができ、製造する際にベアチップやリード
の位置決めが簡単、かつ正確に行なわれ、回路基板に容
易に表面実装することができ、コストを削減することが
できる半導体集積回路装置を提供することを目的として
いる。
のであり、水平及び高さ方向の実装密度を高めることが
でき、全体的パッケージ化が図られて取り扱いを容易な
ものにすると共に、ベアチップ等を外部環境から確実に
保護することができ、製造する際にベアチップやリード
の位置決めが簡単、かつ正確に行なわれ、回路基板に容
易に表面実装することができ、コストを削減することが
できる半導体集積回路装置を提供することを目的として
いる。
【００１８】
【課題を解決するための手段】上記目的を達成するため
に本発明に係る半導体集積回路装置は、一方のベアチッ
プの所定箇所に複数個のストレート形リードの一端部が
接続され、他方のベアチップの所定箇所に複数個のＬ字
形リードの一端部が接続され、これらベアチップが背面
で接着されると共に、前記ストレート形リード及び前記
Ｌ字形リードの他端部側が略同一平面上に配設され、こ
れら他端部側を除く全体が樹脂で覆われていることを特
徴としている。
に本発明に係る半導体集積回路装置は、一方のベアチッ
プの所定箇所に複数個のストレート形リードの一端部が
接続され、他方のベアチップの所定箇所に複数個のＬ字
形リードの一端部が接続され、これらベアチップが背面
で接着されると共に、前記ストレート形リード及び前記
Ｌ字形リードの他端部側が略同一平面上に配設され、こ
れら他端部側を除く全体が樹脂で覆われていることを特
徴としている。
【００１９】
【作用】上記構成の半導体集積回路装置によれば、一方
のベアチップの所定箇所に複数個のストレート形リード
の一端部が接続され、他方のベアチップの所定箇所に複
数個のＬ字形リードの一端部が接続され、これらベアチ
ップが背面で接着されると共に、前記ストレート形リー
ド及び前記Ｌ字形リードの他端部側が略同一平面上に配
設され、これら他端部側を除く全体が樹脂で覆われてい
るので、前記２個のベアチップが立体的に積み重ねられ
ると共に、従来のＰＧＡ方式のものに形成されていた電
極ピンがないため、水平及び高さ方向の実装密度を同時
に高め得ることとなる。また前記した２個のベアチップ
と各リードとが前記樹脂により一体的に固定されると共
に完全に覆われているため、全体的パッケージ化が図ら
れることとなり、取り扱いを容易なものにし得ると共
に、前記した各ベアチップと各リードとを外部環境から
確実に保護し得ることとなる。また前記各リードの一端
部が接続された前記２個のベアチップを積み重ねて固定
する際、前記各リード用キャリアテープに形成されてい
るスプロケットホールを利用すると、前記各ベアーチッ
プを簡単、かつ正確に位置決めし得ることとなる。また
前記ストレート形リードの他端部と前記Ｌ字形リードの
他端部とが略同一平面上に配設されているため、これら
を回路基板上に載置してリフローハンダ法等により接続
すると、前記回路基板に容易に表面実装し得ることとな
る。これらの結果、製造コスト及び搭載コストを削減し
得ることとなる。
のベアチップの所定箇所に複数個のストレート形リード
の一端部が接続され、他方のベアチップの所定箇所に複
数個のＬ字形リードの一端部が接続され、これらベアチ
ップが背面で接着されると共に、前記ストレート形リー
ド及び前記Ｌ字形リードの他端部側が略同一平面上に配
設され、これら他端部側を除く全体が樹脂で覆われてい
るので、前記２個のベアチップが立体的に積み重ねられ
ると共に、従来のＰＧＡ方式のものに形成されていた電
極ピンがないため、水平及び高さ方向の実装密度を同時
に高め得ることとなる。また前記した２個のベアチップ
と各リードとが前記樹脂により一体的に固定されると共
に完全に覆われているため、全体的パッケージ化が図ら
れることとなり、取り扱いを容易なものにし得ると共
に、前記した各ベアチップと各リードとを外部環境から
確実に保護し得ることとなる。また前記各リードの一端
部が接続された前記２個のベアチップを積み重ねて固定
する際、前記各リード用キャリアテープに形成されてい
るスプロケットホールを利用すると、前記各ベアーチッ
プを簡単、かつ正確に位置決めし得ることとなる。また
前記ストレート形リードの他端部と前記Ｌ字形リードの
他端部とが略同一平面上に配設されているため、これら
を回路基板上に載置してリフローハンダ法等により接続
すると、前記回路基板に容易に表面実装し得ることとな
る。これらの結果、製造コスト及び搭載コストを削減し
得ることとなる。
【００２０】
【実施例】以下、本発明に係る半導体集積回路装置の実
施例を図面に基づいて説明する。なお、従来例と同一機
能を有する構成部品には同一の符号を付すこととする。
図１は本発明に係る半導体集積回路装置の実施例を模式
的に示した断面図であり、図中１、２は半導体集積回路
としてのベアチップを示している。ベアチップ１の上面
１ｂとベアチップ２の下面２ａとは絶縁性接着剤１６等
を用いて接着・固定されており、またベアチップ１の下
面１ａ及びベアチップ２の上面２ｂの周囲には、略ボー
ル形状を有する複数個のバンプ電極１１、１２がそれぞ
れ形成されている。またバンプ電極１１にはキャリアテ
ープ（図示せず）を構成するストレート形リード１３の
一端部１３ａがそれぞれボンディングされ、バンプ電極
１２にはキャリアテープ（図示せず）を構成するＬ字形
リード１４の一端部１４ａがそれぞれボンディングされ
ている。一方、ストレート形リード１３の他端部１３ｂ
とＬ字形リード１４の他端部１４ｂとは、略同一平面上
にそれぞれ所定間隔を有して配設されている。またこれ
ら他端部１３ｂ、１４ｂ側を除く全体が絶縁性樹脂を用
いた封止部１５で覆われており、封止部１５によりベア
チップ１、２、バンプ電極１１、１２、ストレート形リ
ード１３の一端部１３ａ、Ｌ字形リード１４の一端部１
４ａ等が外部環境から保護されるようになっている。こ
れらベアチップ１、２、バンプ電極１１、１２、ストレ
ート形リード１３、Ｌ字形リード１４、封止部１５等を
含んでパッケージタイプの半導体集積回路装置１０が構
成されており、この高さＨは１０００μｍ程度になって
いる。
施例を図面に基づいて説明する。なお、従来例と同一機
能を有する構成部品には同一の符号を付すこととする。
図１は本発明に係る半導体集積回路装置の実施例を模式
的に示した断面図であり、図中１、２は半導体集積回路
としてのベアチップを示している。ベアチップ１の上面
１ｂとベアチップ２の下面２ａとは絶縁性接着剤１６等
を用いて接着・固定されており、またベアチップ１の下
面１ａ及びベアチップ２の上面２ｂの周囲には、略ボー
ル形状を有する複数個のバンプ電極１１、１２がそれぞ
れ形成されている。またバンプ電極１１にはキャリアテ
ープ（図示せず）を構成するストレート形リード１３の
一端部１３ａがそれぞれボンディングされ、バンプ電極
１２にはキャリアテープ（図示せず）を構成するＬ字形
リード１４の一端部１４ａがそれぞれボンディングされ
ている。一方、ストレート形リード１３の他端部１３ｂ
とＬ字形リード１４の他端部１４ｂとは、略同一平面上
にそれぞれ所定間隔を有して配設されている。またこれ
ら他端部１３ｂ、１４ｂ側を除く全体が絶縁性樹脂を用
いた封止部１５で覆われており、封止部１５によりベア
チップ１、２、バンプ電極１１、１２、ストレート形リ
ード１３の一端部１３ａ、Ｌ字形リード１４の一端部１
４ａ等が外部環境から保護されるようになっている。こ
れらベアチップ１、２、バンプ電極１１、１２、ストレ
ート形リード１３、Ｌ字形リード１４、封止部１５等を
含んでパッケージタイプの半導体集積回路装置１０が構
成されており、この高さＨは１０００μｍ程度になって
いる。
【００２１】このように構成された半導体集積回路装置
極１０を回路基板（図示せず）上に搭載する場合、この
回路基板の所定箇所にストレート形リード１３の他端部
１３ｂ下面と、Ｌ字形リード１４の他端部１４ｂ下面と
をリフローハンダ法等により接着させると、表面実装さ
れる。このように構成された半導体集積回路装置極１０
では、前記回路基板からの信号や電力等が所定のストレ
ート形リード１３、Ｌ字形リード１４よりバンプ電極１
１、１２を介してベアチップ１、２内の回路に入力さ
れ、あるいはベアチップ１、２内の回路で処理された信
号等が逆の経路を介して前記回路基板に出力される。
極１０を回路基板（図示せず）上に搭載する場合、この
回路基板の所定箇所にストレート形リード１３の他端部
１３ｂ下面と、Ｌ字形リード１４の他端部１４ｂ下面と
をリフローハンダ法等により接着させると、表面実装さ
れる。このように構成された半導体集積回路装置極１０
では、前記回路基板からの信号や電力等が所定のストレ
ート形リード１３、Ｌ字形リード１４よりバンプ電極１
１、１２を介してベアチップ１、２内の回路に入力さ
れ、あるいはベアチップ１、２内の回路で処理された信
号等が逆の経路を介して前記回路基板に出力される。
【００２２】次にこのように構成された半導体集積回路
装置１０の製造方法を、図２及び図３に基づいて説明す
る。図２及び図３は実施例に係る半導体集積回路装置の
製造工程を概略的に示した平面図及び斜視図であり、
（ａ）は一方のベアチップがキャリアテープのＬ字形リ
ードにボンディングされた状態、（ｂ）は他方のベアチ
ップがキャリアテープのストレート形リードにボンディ
ングされた状態、（ｃ）は（ｂ）のキャリアテープの上
に（ａ）のキャリアテープが重ねられた状態、（ｄ）は
２個のベアチップが封止部により覆われた状態（（ａ）
〜（ｃ）の場合に比べて上下方向が逆）を示しており、
図３はキャリアテープを省略して示している。まずキャ
リアテープ２３におけるストレート形リード１３の一端
部１３ａとベアチップ１上面のバンプ電極１１（図１）
とをボンディングする（図２（ａ）、図３（ａ））。ま
たキャリアテープ２４におけるＬ字形リード１４の一端
部１４ａとベアチップ２下面のバンプ電極１２（図１）
とをボンディングする（図２（ｂ）、図３（ｂ））。次
にキャリアテープ２４上にキャリアテープ２４を重ね、
キャリアテープ２３、２４に形成された２個以上のスプ
ロケットホール２３ａ、２４ａにピン２５を通してこれ
らを位置決めした後、ベアチップ１、２の対向面間に絶
縁性接着剤１６（図１）を注入してこれらを接着させる
（図２（ｃ）、図３（ｃ））。次にこれをモールド用金
型（図示せず）内に挿入して絶縁性樹脂を注入すると、
ベアチップ１、２等の周囲に封止部１５が形成され、こ
の後キャリアテープ２３、２４を除去すると、半導体集
積回路装置１０が製造される。
装置１０の製造方法を、図２及び図３に基づいて説明す
る。図２及び図３は実施例に係る半導体集積回路装置の
製造工程を概略的に示した平面図及び斜視図であり、
（ａ）は一方のベアチップがキャリアテープのＬ字形リ
ードにボンディングされた状態、（ｂ）は他方のベアチ
ップがキャリアテープのストレート形リードにボンディ
ングされた状態、（ｃ）は（ｂ）のキャリアテープの上
に（ａ）のキャリアテープが重ねられた状態、（ｄ）は
２個のベアチップが封止部により覆われた状態（（ａ）
〜（ｃ）の場合に比べて上下方向が逆）を示しており、
図３はキャリアテープを省略して示している。まずキャ
リアテープ２３におけるストレート形リード１３の一端
部１３ａとベアチップ１上面のバンプ電極１１（図１）
とをボンディングする（図２（ａ）、図３（ａ））。ま
たキャリアテープ２４におけるＬ字形リード１４の一端
部１４ａとベアチップ２下面のバンプ電極１２（図１）
とをボンディングする（図２（ｂ）、図３（ｂ））。次
にキャリアテープ２４上にキャリアテープ２４を重ね、
キャリアテープ２３、２４に形成された２個以上のスプ
ロケットホール２３ａ、２４ａにピン２５を通してこれ
らを位置決めした後、ベアチップ１、２の対向面間に絶
縁性接着剤１６（図１）を注入してこれらを接着させる
（図２（ｃ）、図３（ｃ））。次にこれをモールド用金
型（図示せず）内に挿入して絶縁性樹脂を注入すると、
ベアチップ１、２等の周囲に封止部１５が形成され、こ
の後キャリアテープ２３、２４を除去すると、半導体集
積回路装置１０が製造される。
【００２３】上記説明から明らかなように、実施例に係
る半導体集積回路装置１０では、一方のベアチップ１の
所定箇所に複数個のストレート形リード１３の一端部１
３ａが接続され、他方のベアチップ２の所定箇所に複数
個のＬ字形リード１４の一端部１４ａが接続され、これ
らベアチップ１、２が背面１ｂ、２ａで接着されると共
に、ストレート形リード１３及びＬ字形リード１４の他
端部１３ｂ、１４ｂ側が略同一平面上に配設され、これ
ら他端部１３ｂ、１４ｂ側を除く全体が樹脂を用いた封
止部１５で覆われているので、２個のベアチップ１、２
が立体的に積み重ねられると共に、従来のＰＧＡ方式の
ものに形成されていた電極ピンがないため、水平及び高
さ方向の実装密度を同時に高めることができる。また２
個のベアチップ１、２と各リード１３、１４とが封止部
１５により一体的に固定されると共に、完全に覆われる
ため、全体的パッケージ化が図られ、取り扱いを容易な
ものにすると共に、各ベアチップ１、２と各リード１
３、１４とを外部環境から確実に保護することができ
る。また各リード１３、１４の一端部１３ａ、１４ａが
接続された２個のベアチップ１、２を積み重ねて固定す
る際、各リード１３、１４用キャリアテープ２３、２４
に形成されているスプロケットホール２３ａ、２４ａを
利用すると、ベアチップ１、２を簡単、かつ正確に位置
決めすることができる。またストレート形リード１３の
他端部１３ｂとＬ字形リード１４の他端部１４ｂとが略
同一平面上に配設されているため、これらを回路基板上
に載置してリフローハンダ法等により接続すると、この
回路基板に容易に表面実装することができる。これらの
結果、製造コスト及び搭載コストを削減することができ
る。
る半導体集積回路装置１０では、一方のベアチップ１の
所定箇所に複数個のストレート形リード１３の一端部１
３ａが接続され、他方のベアチップ２の所定箇所に複数
個のＬ字形リード１４の一端部１４ａが接続され、これ
らベアチップ１、２が背面１ｂ、２ａで接着されると共
に、ストレート形リード１３及びＬ字形リード１４の他
端部１３ｂ、１４ｂ側が略同一平面上に配設され、これ
ら他端部１３ｂ、１４ｂ側を除く全体が樹脂を用いた封
止部１５で覆われているので、２個のベアチップ１、２
が立体的に積み重ねられると共に、従来のＰＧＡ方式の
ものに形成されていた電極ピンがないため、水平及び高
さ方向の実装密度を同時に高めることができる。また２
個のベアチップ１、２と各リード１３、１４とが封止部
１５により一体的に固定されると共に、完全に覆われる
ため、全体的パッケージ化が図られ、取り扱いを容易な
ものにすると共に、各ベアチップ１、２と各リード１
３、１４とを外部環境から確実に保護することができ
る。また各リード１３、１４の一端部１３ａ、１４ａが
接続された２個のベアチップ１、２を積み重ねて固定す
る際、各リード１３、１４用キャリアテープ２３、２４
に形成されているスプロケットホール２３ａ、２４ａを
利用すると、ベアチップ１、２を簡単、かつ正確に位置
決めすることができる。またストレート形リード１３の
他端部１３ｂとＬ字形リード１４の他端部１４ｂとが略
同一平面上に配設されているため、これらを回路基板上
に載置してリフローハンダ法等により接続すると、この
回路基板に容易に表面実装することができる。これらの
結果、製造コスト及び搭載コストを削減することができ
る。
【００２４】なお、上記した実施例のものではベアチッ
プ１、２が絶縁性接着剤１６により接着させられている
場合について説明したが、絶縁性接着剤１６の代わりに
封止部１５が充填されていてもよい。このものの場合、
２個以上のピンが立設されたモールド用金型を使用し、
このピンにキャリアテープ２３、２４に形成されたスプ
ロケットホール２３ａ、２４ａを通してこれらを位置決
めした後、絶縁性樹脂を注入すると、ベアチップ１、２
の周囲と同様、封止部１５がベアチップ１、２間にも形
成され、これらが固定される。
プ１、２が絶縁性接着剤１６により接着させられている
場合について説明したが、絶縁性接着剤１６の代わりに
封止部１５が充填されていてもよい。このものの場合、
２個以上のピンが立設されたモールド用金型を使用し、
このピンにキャリアテープ２３、２４に形成されたスプ
ロケットホール２３ａ、２４ａを通してこれらを位置決
めした後、絶縁性樹脂を注入すると、ベアチップ１、２
の周囲と同様、封止部１５がベアチップ１、２間にも形
成され、これらが固定される。
【００２５】また、上記した実施例のものでは各リード
１３、１４の他端部１３ｂ、１４ｂ側が直線状の場合に
ついて説明したが、規格によっては各リードの他端部側
に折り曲げる等のフォーミングがなされていてもよい。
１３、１４の他端部１３ｂ、１４ｂ側が直線状の場合に
ついて説明したが、規格によっては各リードの他端部側
に折り曲げる等のフォーミングがなされていてもよい。
【００２６】
【発明の効果】以上詳述したように本発明に係る半導体
集積回路装置にあっては、一方のベアチップの所定箇所
に複数個のストレート形リードの一端部が接続され、他
方のベアチップの所定箇所に複数個のＬ字形リードの一
端部が接続され、これらベアチップが背面で接着される
と共に、前記ストレート形リード及び前記Ｌ字形リード
の他端部側が略同一平面上に配設され、これら他端部側
を除く全体が樹脂で覆われているので、前記２個のベア
チップが立体的に積み重ねられると共に、従来のＰＧＡ
方式のものに形成されていた電極ピンがないため、水平
及び高さ方向の実装密度を同時に高めることができる。
また前記した２個のベアチップと各リードとが前記樹脂
により一体的に固定されると共に完全に覆われているた
め、全体的パッケージ化が図られ、取り扱いを容易なも
のにすると共に、前記した各ベアチップと各リードとを
外部環境から確実に保護することができる。また前記各
リードの一端部が接続された前記２個のベアチップを積
み重ねて固定する際、前記各リード用キャリアテープに
形成されているスプロケットホールを利用すると、前記
各ベアチップを簡単、かつ正確に位置決めすることがで
きる。また前記ストレート形リードの他端部と前記Ｌ字
形リードの他端部とが略同一平面上に配設されているた
め、これらを回路基板上に載置してリフローハンダ法等
により接続すると、前記回路基板に容易に表面実装する
ことができる。これらの結果、製造コスト及び搭載コス
トを削減することができる。
集積回路装置にあっては、一方のベアチップの所定箇所
に複数個のストレート形リードの一端部が接続され、他
方のベアチップの所定箇所に複数個のＬ字形リードの一
端部が接続され、これらベアチップが背面で接着される
と共に、前記ストレート形リード及び前記Ｌ字形リード
の他端部側が略同一平面上に配設され、これら他端部側
を除く全体が樹脂で覆われているので、前記２個のベア
チップが立体的に積み重ねられると共に、従来のＰＧＡ
方式のものに形成されていた電極ピンがないため、水平
及び高さ方向の実装密度を同時に高めることができる。
また前記した２個のベアチップと各リードとが前記樹脂
により一体的に固定されると共に完全に覆われているた
め、全体的パッケージ化が図られ、取り扱いを容易なも
のにすると共に、前記した各ベアチップと各リードとを
外部環境から確実に保護することができる。また前記各
リードの一端部が接続された前記２個のベアチップを積
み重ねて固定する際、前記各リード用キャリアテープに
形成されているスプロケットホールを利用すると、前記
各ベアチップを簡単、かつ正確に位置決めすることがで
きる。また前記ストレート形リードの他端部と前記Ｌ字
形リードの他端部とが略同一平面上に配設されているた
め、これらを回路基板上に載置してリフローハンダ法等
により接続すると、前記回路基板に容易に表面実装する
ことができる。これらの結果、製造コスト及び搭載コス
トを削減することができる。
【図１】本発明に係る半導体集積回路装置の実施例を模
式的に示した断面図である。
式的に示した断面図である。
【図２】実施例に係る半導体集積回路装置の製造工程を
概略的に示した平面図であり、（ａ）は一方のベアチッ
プがＬ字形リードにボンディングされたキャリアテー
プ、（ｂ）は他方のベアチップがストレート形リードに
ボンディングされたキャリアテープ、（ｃ）は（ｂ）の
キャリアテープの上に（ａ）のキャリアテープが重ねら
れた状態、（ｄ）は２個のベアチップが封止部により覆
われた状態（（ａ）〜（ｃ）の場合に比べて上下方向が
逆）を示している。
概略的に示した平面図であり、（ａ）は一方のベアチッ
プがＬ字形リードにボンディングされたキャリアテー
プ、（ｂ）は他方のベアチップがストレート形リードに
ボンディングされたキャリアテープ、（ｃ）は（ｂ）の
キャリアテープの上に（ａ）のキャリアテープが重ねら
れた状態、（ｄ）は２個のベアチップが封止部により覆
われた状態（（ａ）〜（ｃ）の場合に比べて上下方向が
逆）を示している。
【図３】実施例に係る半導体集積回路装置の製造工程を
概略的に示した斜視図であり、（ａ）は一方のベアチッ
プがＬ字形リードにボンディングされた状態（１）、
（ｂ）は他方のベアチップがストレート形リードにボン
ディングされた状態（２）、（ｃ）は他方のベアチップ
上に一方のベアチップが重ねられた状態、（ｄ）は２個
のベアチップが封止部により覆われた状態（（ａ）〜
（ｃ）の場合に比べて上下方向が逆）を示しており、い
ずれもキャリアテープは省略している。
概略的に示した斜視図であり、（ａ）は一方のベアチッ
プがＬ字形リードにボンディングされた状態（１）、
（ｂ）は他方のベアチップがストレート形リードにボン
ディングされた状態（２）、（ｃ）は他方のベアチップ
上に一方のベアチップが重ねられた状態、（ｄ）は２個
のベアチップが封止部により覆われた状態（（ａ）〜
（ｃ）の場合に比べて上下方向が逆）を示しており、い
ずれもキャリアテープは省略している。
【図４】従来のプラスチックパッケージタイプのものを
模式的に示した部分断面図である。
模式的に示した部分断面図である。
【図５】従来のセラミックパッケージタイプのものを模
式的に示した部分断面図である。
式的に示した部分断面図である。
【図６】従来のＴＣＰタイプのものを模式的に示した部
分断面図である。
分断面図である。
【図７】従来のＴＣＰ積み重ね搭載方式のものを模式的
に示した部分断面図である。
に示した部分断面図である。
【図８】従来のベアチップ積み重ね搭載方式のものを模
式的に示した断面図である。
式的に示した断面図である。
【図９】従来のベアチップ積み重ね式パッケージタイプ
のものを模式的に示した断面図である。
のものを模式的に示した断面図である。
１、２ ベアチップ １ｂ 上面 ２ａ 下面 １０ 半導体集積回路装置 １３ ストレート形リード １４ Ｌ字形リード １３ａ、１４ａ 一端部 １３ｂ、１４ｂ 他端部 １５ 封止部
Claims (1)
- 【請求項１】 一方のベアチップの所定箇所に複数個の
ストレート形リードの一端部が接続され、他方のベアチ
ップの所定箇所に複数個のＬ字形リードの一端部が接続
され、これらベアチップが背面で接着されると共に、前
記ストレート形リード及び前記Ｌ字形リードの他端部側
が略同一平面上に配設され、これら他端部側を除く全体
が樹脂で覆われていることを特徴とする半導体集積回路
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2489695A JP3173308B2 (ja) | 1995-02-14 | 1995-02-14 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2489695A JP3173308B2 (ja) | 1995-02-14 | 1995-02-14 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08222687A JPH08222687A (ja) | 1996-08-30 |
| JP3173308B2 true JP3173308B2 (ja) | 2001-06-04 |
Family
ID=12150957
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2489695A Expired - Fee Related JP3173308B2 (ja) | 1995-02-14 | 1995-02-14 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3173308B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100488489B1 (ko) * | 2002-03-07 | 2005-05-11 | 주식회사 케이이씨 | 칩 싸이즈 패키지 그 제조 방법 |
| US7262508B2 (en) * | 2003-10-03 | 2007-08-28 | Avago Technologies General Ip (Singapore) Pte. Ltd. | Integrated circuit incorporating flip chip and wire bonding |
-
1995
- 1995-02-14 JP JP2489695A patent/JP3173308B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08222687A (ja) | 1996-08-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6414381B1 (en) | Interposer for separating stacked semiconductor chips mounted on a multi-layer printed circuit board | |
| KR100260997B1 (ko) | 반도체패키지 | |
| US7408255B2 (en) | Assembly for stacked BGA packages | |
| US5483024A (en) | High density semiconductor package | |
| US5715593A (en) | Method of making plastic-packaged semiconductor integrated circuit | |
| EP1855316A1 (en) | Stackable integrated circuit package | |
| US5854740A (en) | Electronic circuit board with semiconductor chip mounted thereon, and manufacturing method therefor | |
| JP2885414B2 (ja) | 半導体装置、その実装方法および電子装置 | |
| KR100240748B1 (ko) | 기판을 갖는 반도체 칩 패키지와 그 제조 방법 및 그를 이용한적층 패키지 | |
| JP2005535103A (ja) | 半導体パッケージ装置ならびに製作および試験方法 | |
| US20020031865A1 (en) | Method for fabricating a dual-chip package and package formed | |
| US6791166B1 (en) | Stackable lead frame package using exposed internal lead traces | |
| KR100226335B1 (ko) | 플라스틱 성형회로 패키지 | |
| US6903464B2 (en) | Semiconductor die package | |
| US5559305A (en) | Semiconductor package having adjacently arranged semiconductor chips | |
| JPH11243175A (ja) | 複合半導体装置 | |
| JPS61137335A (ja) | 半導体装置 | |
| JP3173308B2 (ja) | 半導体集積回路装置 | |
| KR20010063236A (ko) | 적층 패키지와 그 제조 방법 | |
| JPH0888292A (ja) | 片面樹脂封止型半導体パッケージ並びに片面樹脂封止型半導体装置及びその製造方法 | |
| JPH06216492A (ja) | 電子装置 | |
| KR100525452B1 (ko) | 반도체 패키지와 상기 반도체 패키지가 장착되는인쇄회로기판 | |
| KR100480908B1 (ko) | 적층 칩 패키지의 제조 방법 | |
| JPH038366A (ja) | 半導体装置用パッケージ | |
| JPH04162656A (ja) | 半導体集積回路装置およびその実装構造 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |