KR100488489B1 - 칩 싸이즈 패키지 그 제조 방법 - Google Patents

칩 싸이즈 패키지 그 제조 방법 Download PDF

Info

Publication number
KR100488489B1
KR100488489B1 KR10-2002-0012247A KR20020012247A KR100488489B1 KR 100488489 B1 KR100488489 B1 KR 100488489B1 KR 20020012247 A KR20020012247 A KR 20020012247A KR 100488489 B1 KR100488489 B1 KR 100488489B1
Authority
KR
South Korea
Prior art keywords
conductive
semiconductor chip
lead
leads
bent
Prior art date
Application number
KR10-2002-0012247A
Other languages
English (en)
Other versions
KR20030072952A (ko
Inventor
최연식
Original Assignee
주식회사 케이이씨
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 케이이씨 filed Critical 주식회사 케이이씨
Priority to KR10-2002-0012247A priority Critical patent/KR100488489B1/ko
Publication of KR20030072952A publication Critical patent/KR20030072952A/ko
Application granted granted Critical
Publication of KR100488489B1 publication Critical patent/KR100488489B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

이 발명은 칩 패키지 그 제조 방법에 관한 것으로, 제조 와이어 손상의 염려가 없고, 또한 성능을 향상시킬 수 있도록, 대략 일정 거리 이격된 채 동일 평면상에 배열되어 있는 다수의 도전성 리드와; 상기 도전성 리드의 상부에 위치되어 있으며, 하면에는 다수의 본드패드가 형성된 반도체 칩과; 상기 반도체칩의 본드패드와 상기 도전성 리드중 특정한 리드들을 상호 전기적 및 기계적으로 연결하는 도전성 범프와; 상기 반도체칩의 상면에 일단이 도전성 접착부재로 접착되어 있으며, 타단은 하부로 절곡된 채 상기 도전성 범프와 연결된 리드외의 다른 리드에 도전성 접착부재로 접착되어 있는 절곡형 리드와; 상기 절곡형 리드, 반도체 칩, 다수의 도전성 범프 및 다수의 리드가 봉지재로 봉지되어 있되, 상기 절곡형 리드의 상면 및 리드의 하면은 외부로 노출되도록 형성된 봉지부를 포함하여 이루어진 것을 특징으로 함.

Description

칩 싸이즈 패키지 그 제조 방법{chip size package and its manufacturing method}
본 발명은 칩 싸이즈 패키지 그 제조 방법에 관한 것으로, 더욱 상세하게 설명하면 제조 공정중 와이어 손상의 염려가 없고, 또한 방열 성능을 향상시킬 수 있는 칩 싸이즈 패키지 및 그 제조 방법에 관한 것이다.
일반적으로 칩 싸이즈 패키지라 함은 전체적인 패키지의 크기가 반도체 칩의 대략 1.2배 이하의 크기를 갖는 것을 지칭한다. 이러한 칩 싸이즈 패키지는 외부 장치에 실장시 그 실장 밀도가 대폭 낮아짐으로써, 같은 크기의 외부 장치에 보다 많은 부품을 실장하거나 또는 외부 장치의 크기를 현격히 줄일 수 있는 장점이 있다.
이러한 칩 싸이즈 패키지(100')의 한예를 첨부된 도1a 및 도1b를 참조하여 설명하면 다음과 같다.
도시된 바와 같이 상면과 하면에는 다수의 도전성 패드(1',2',3')가 형성되어 있고, 상기 상,하면의 도전성 패드(2',3')는 도전성 비아(5')에 의해 상호 연결되어 있는 대략 판상의 세라믹 기판(6')이 구비되어 있다. 물론, 상기 도전성 패드(1')에도 도전성 비아(4')가 형성되어 세라믹 기판(6')의 상부로 노출되어 있다.
상기 세라믹 기판(6')의 상면 즉, 도전성 비아(4')가 형성된 상면에는 반도체 칩(7')이 도전성 접착부재(8')로 접착되어 있으며, 상기 반도체 칩(7')의 상면에는 본드패드(9')가 형성되어 있다.
상기 반도체 칩(7')의 본드패드(9')와 세라믹 기판(6')의 상면에 형성된 도전성 패드(3')는 도전성 와이어(10')에 의해 상호 전기적 및 기계적으로 접속되어 있다.
또한, 상기 세라믹 기판(6') 상면의 반도체 칩(7'), 도전성 와이어(10')는 봉지재로 봉지되어 소정 형태의 봉지부(11') 내측에 위치되어 있다.
이러한 칩 싸이즈 패키지(100')는 반도체 칩(7')의 전기적 신호가 본드 패드(9'), 도전성 와이어(10'), 상면의 도전성 패드(3'), 도전성 비아(5'), 하면의 도전성 패드(2')를 통해 외부 장치(도시되지 않음)에 전달된다. 또한, 상기 반도체 칩(7')의 하면, 도전성 비아(4') 및 도전성 패드(1')를 통해 외부에 전기적 신호가 전달되기도 한다. 물론, 외부 장치로부터의 전기적 신호는 상기의 역순으로 반도체 칩(7')에 전달된다.
한편, 도2는 종래 칩 싸이즈 패키지(100')의 제조 공정중 봉지 공정후 그라인딩 상태를 도시한 개략도이다.
도시된 바와 같이 대략 판상의 세라믹 기판(6')에는 다수의 반도체 칩(7')이 일괄하여 접착 및 와이어 본딩된다. 그런후, 상기 세라믹 기판(6')의 상부에 액상의 봉지재가 디스펜서(도시되지 않음)에 의해 뿌려지고, 큐어링(curing)된다.
또한, 상기와 같은 큐어링 후에는 봉지부(11')의 상면이 그라인더(12',grinder)로 그라인딩되는데, 이때 칩 싸이즈 패키지의 두께를 최대한 박형화하기 위해 도전성 와이어(10')의 최상단점 부근까지 봉지부(11')가 그라인딩 된다. 물론, 상기와 같은 그라인딩 후에는 낱개의 칩 싸이즈 패키지로 소잉(sawing)됨으로써, 제품이 완성된다.
그러나, 상기 칩 싸이즈 패키지는 그라인딩 공정중 그라인더에 의해 도전성 와이어가 파손될 위험이 매우 크고, 이에 따라 전체적인 칩 싸이즈 패키지의 생산 수율이 저하되는 문제가 있다.
또한, 반도체 칩이 세라믹 기판 및 봉지부에 의해 완전히 밀봉되어 외부와 차단된 형태를 함으로써, 상기 반도체 칩의 방열 성능이 저하되는 단점이 있다.
더불어, 봉지 공정후 봉지부와 세라믹 기판 사이의 열팽창계수차가 크기 때문에, 그라인딩 및 소잉되기 전의 세라믹 기판이 심하게 휘는 워페이지(warpage) 현상도 있다.
따라서 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출한 것으로, 제조 공정중 와이어 손상의 염려가 없고, 또한 방열 성능을 향상시킬 수 있는 칩 싸이즈 패키지 및 그 제조 방법을 제공하는데 있다.
상기한 목적을 달성하기 위해 본 발명에 의한 칩 싸이즈 패키지는 대략 판상으로서 일정 거리 이격된 채 동일 평면상에 배열되어 있는 다수의 도전성 리드와; 상기 도전성 리드의 상부에 위치되어 있으며, 하면에는 다수의 본드패드가 형성된 반도체 칩과; 상기 반도체칩의 본드패드와 상기 도전성 리드중 특정한 리드들을 상호 전기적 및 기계적으로 연결하는 도전성 범프와; 상기 반도체칩의 상면에 일단이 도전성 접착부재로 접착되어 있으며, 타단은 하부로 절곡된 채 상기 도전성 범프와 연결된 리드외의 다른 리드에 도전성 접착부재로 접착되어 있는 절곡형 리드와; 상기 절곡형 리드, 반도체 칩, 다수의 도전성 범프 및 다수의 리드가 봉지재로 봉지되어 있되, 상기 절곡형 리드의 상면 및 리드의 하면은 외부로 노출되도록 형성된 봉지부를 포함하여 이루어진 것을 특징으로 한다.
또한,상기한 목적을 달성하기 위해 본 발명에 의한 칩 싸이즈 패키지의 제조 방법은 대략 판상으로서 일정 거리 이격된 채 동일 평면상에 배열되어 있는 다수의 도전성 리드를 제공하는 단계와; 일면에 다수의 본드패드가 형성된 반도체 칩을 구비하고, 상기 반도체 칩의 본드패드에 도전성 범프를 융착하며, 이어서 상기 반도체 칩의 타면에 도전성 접착 부재를 이용하여 상기 반도체칩의 측면 하부까지 절곡된 절곡형 리드를 접착하는 단계와; 상기 반도체 칩의 도전성 범프를 다수의 리드중 특정한 리드에 융착함과 동시에, 상기 절곡형 리드를 도전성 접착 부재를 개재하여 나머지 리드에 접착하는 단계와; 상기 절곡형 리드, 반도체 칩, 다수의 도전성 범프 및 다수의 리드를 봉지재로 봉지하되, 상기 절곡형 리드의 상면 및 리드의 하면은 외부로 노출되도록 봉지부를 형성하는 단계를 포함하여 이루어진 것을 특징으로 한다.
상기와 같이 하여 본 발명에 의한 칩 싸이즈 패키지 및 그 제조 방법에 의하면 반도체 칩과 리드의 접속 수단으로 종래와 같은 도전성 와이어를 사용하지 않음으로써, 제조 공정중 종래와 같은 와이어 파손 문제가 전혀 없다.
또한, 반도체 칩의 상,하면에 접착된 리드 및 절곡형 리드가 모두 봉지부 외측으로 노출되어 있음으로써, 상기 반도체 칩의 방열 성능이 대폭 향상된다.
더불어, 봉지부가 다수의 리드와 리드 사이에 충진되어 형성됨으로써, 반도체 칩을 중심으로 그 상,하,좌,우면이 대부분 봉지부로 감싸여지고, 따라서 열팽창계수차에 의한 워페이지가 상당히 완하된다.
(실시예)
이하 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다.
도3a 및 도3b는 본 발명에 의한 칩 싸이즈 패키지(100)를 도시한 단면도 및 저면도이다.
도시된 바와 같이 대략 판상으로서 일정 거리 이격된 채 동일 평면상에 다수의 도전성 리드(111,112,113)가 배열되어 있다. 상기 도전성 리드(111,112,113)는 통상적인 구리(Cu), 구리 합금, 철(Fe), 철합금 또는 이의 등가물중 어느 하나에 의해 형성될 수 있으며, 여기서 그 재질을 한정하는 것은 아니다.
상기 도전성 리드(111,112)의 상부에는, 하면에 다수의 본드패드(116)가 형성된 반도체 칩(114)이 구비되어 있다. 또한, 상기 반도체 칩(114)의 본드패드(116)에는 솔더범프(solder bump) 또는 골드범프(gold bump)와 같은 도전성 범프(118)가 융착되어 있으며, 상기 도전성 범프(118)는 특정한 리드(111,112)에 전기적 및 기계적으로 접속되어 있다.
한편, 상기 반도체 칩(114)의 상면에는 일단이 도전성 접착부재(120)로 접착되어 있고, 타단은 하부로 절곡된 채 상기 도전성 범프(118)와 연결된 리드(111,112)외의 다른 리드(113)에 도전성 접착부재(124)로 접착된 절곡형 리드(122)가 구비되어 있다.
이어서, 상기 절곡형 리드(122), 반도체 칩(114), 다수의 도전성 범프(118) 및 다수의 리드(111,112,113)는 봉지재로 봉지되어 있되, 상기 절곡형 리드(122)의 상면 및 리드(111,112,113)의 하면은 봉지부(126)를 통해 외부로 노출되어 있다.
따라서, 이러한 칩 싸이즈 패키지(100)는 반도체 칩(114)의 전기적 신호가 본드패드(116), 도전성 범프(118) 및 리드(111,112)를 통해 외부장치로 전달된다. 또한 상기 반도체 칩(114) 상면의 전기적 신호는 도전성 접착 부재(120), 절곡형 리드(122), 도전성 접착 부재(124) 및 리드(113)를 통해 외부 장치로 전달된다. 물론, 외부장치로부터의 전기적 신호는 상기의 역순으로 반도체 칩(114)에 전달된다.
도4a 내지 도4f는 본 발명에 의한 칩 싸이즈 패키지(100)의 제조 방법을 도시한 개략도이다.
먼저, 도4a에 도시된 바와 같이 대략 판상으로서 동일한 평면상에 다수가 배열되어 있는 도전성 리드(111,112,113)를 제공한다.
이어서, 도4b에 도시된 바와 같이 일면에 다수의 본드패드(116)가 형성된 반도체 칩(114)을 구비한다. 또한 상기 반도체 칩(114)의 본드패드(116)에는 솔더 또는 골드를 이용하여 도전성 범프(118)를 융착하고, 이어서 상기 반도체 칩(114)의 타면에 도전성 접착 부재(120)를 이용하여 상기 반도체칩(114)의 측면까지 절곡 및 연장된 절곡형 리드(122)를 접착한다.
이어서, 도4c에 도시된 바와 같이 상기 반도체 칩(114)의 도전성 범프(118)를 다수의 리드(111,112,113)중 특정한 리드(111,112)에 융착함과 동시에, 상기 절곡형 리드(122)를 도전성 접착 부재(124)를 개재하여 나머지 리드(113)에 접착한다. 여기서, 상기 도전성 접착 부재(124)는 도전성 에폭시, 솔더 또는 이의 등가물이 될 수 있으며, 여기서 특정한 재질로 한정하는 것은 아니다.
이어서, 도4d에 도시된 바와 같이 상기 절곡형 리드(122), 반도체 칩(114), 다수의 도전성 범프(118) 및 다수의 리드(111,112,113)를 봉지재로 봉지하여 소정 형태의 봉지부(126)를 형성한다. 이때, 상기 리드(111,112,113)의 하면은 상기 봉지부(126)의 외측으로 노출되도록 봉지부(126)를 형성한다.
이어서, 도4e에 도시된 바와 같이, 패키지의 두께를 최소화하고 또한 상면이 평탄해지도록 상기 봉지부(126)의 상면을 그라인더(130)로 그라인딩한다. 이때, 상기 봉지부(126)는 내측의 절곡형 리드(122) 상면이 상기 봉지부(126) 외측으로 노출될 때까지 그라인딩될 수 있다.
마지막으로, 도4f에 도시된 바와 같이 상기 봉지부(126)를 소잉(sawing)함으로써, 낱개의 칩 싸이즈 패키지(100)가 제공되도록 한다.
이상에서와 같이 본 발명은 비록 상기의 실시예에 한하여 설명하였지만 여기에만 한정되지 않으며, 본 발명의 범주 및 사상을 벗어나지 않는 범위내에서 여러가지로 변형된 실시예도 가능할 것이다.
따라서, 본 발명에 의한 칩 싸이즈 패키지 및 그 제조 방법에 의하면 반도체 칩과 리드의 접속 수단으로 종래와 같은 도전성 와이어를 사용하지 않음으로써, 제조 공정중 종래와 같은 와이어 파손을 염려할 필요가 없다.
또한, 반도체 칩의 상,하면에 접착된 리드 및 절곡형 리드가 모두 봉지부 외측으로 노출되어 있음으로써, 상기 반도체 칩의 방열 성능이 대폭 향상되는 효과가 있다.
더불어, 봉지부가 다수의 리드와 리드 사이에 충진되어 형성됨으로써, 반도체 칩을 중심으로 그 상,하,좌,우면이 대부분 봉지부로 감싸여지고, 따라서 열팽창계수차에 의한 워페이지가 상당히 완하되는 효과가 있다.
도1a 및 도b는 종래의 칩 싸이즈 패키지를 도시한 단면도 및 저면도이다.
도2는 종래 칩 싸이즈 패키지의 제조 방법중 봉지후 그라인징되는 상태를 도시한 개략도이다.
도3a 및 도3b는 본 발명에 의한 칩 싸이즈 패키지를 도시한 단면도 및 저면도이다.
도4a 내지 도4f는 본 발명에 의한 칩 싸이즈 패키지의 제조 방법을 도시한 개략도이다.
- 도면중 주요 부호에 대한 설명 -
100; 본 발명에 의한 칩 싸이즈 패키지
111,112,113; 리드 114; 반도체 칩
116; 본드패드 118; 도전성 범프
120,124; 도전성 접착 부재 122; 절곡형 리드
126; 봉지부 130; 그라인더

Claims (2)

  1. (2회 정정) 일정 거리 이격된 채 동일 평면상에 동일한 두께를 가지며 배열된 다수의 도전성 리드;
    상기 도전성 리드의 상부에 위치되어 있으며, 하면에는 다수의 본드패드가 형성된 반도체 칩;
    상기 반도체 칩의 본드패드와 상기 도전성 리드중 특정한 리드들을 상호 전기적 및 기계적으로 접속시키는 다수의 도전성 범프;
    상기 반도체 칩의 상면에 일단이 도전성 접착부재로 접착되어 있으며, 타단은 반도체 칩의 측면을 따라 하부로 경사지게 절곡된 채, 상기 도전성 범프와 연결된 리드외의 다른 리드에 도전성 접착부재로 접속되어 있는 절곡형 리드; 및,
    상기 절곡형 리드, 반도체 칩, 다수의 도전성 범프 및 다수의 리드가 봉지재로 봉지되어 있되, 상기 절곡형 리드의 상면은 봉지재의 상부로, 상기 모든 리드의 하면은 봉지재의 하부로 노출되도록 형성된 봉지부를 포함하여 이루어진 것을 특징으로 하는 칩 싸이즈 패키지.
  2. (2회 정정) 일정 거리 이격된 채 동일 평면상에 동일 두께를 가지며 배열되어 있는 다수의 도전성 리드를 제공하는 단계;
    일면에 다수의 본드패드가 형성된 반도체 칩을 구비하고, 상기 반도체 칩의 본드패드에 도전성 범프를 융착하며, 이어서 상기 반도체 칩의 타면에 도전성 접착 부재를 이용하여 상기 반도체 칩의 측면을 따라 하부로 경사지며 절곡된 절곡형 리드를 접착하는 단계;
    상기 반도체 칩의 도전성 범프를 다수의 리드중 특정한 리드에 접속함과 동시에, 상기 절곡형 리드를 도전성 접착 부재를 개재하여 나머지 리드에 접속하는 단계; 및,
    상기 절곡형 리드, 반도체 칩, 다수의 도전성 범프 및 다수의 리드를 봉지재로 봉지하되, 상기 절곡형 리드의 상면은 봉지재 상부로 노출되도록 하고, 상기 모든 리드의 하면은 봉지재의 하부로 노출되도록 봉지부를 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 칩 싸이즈 패키지의 제조 방법.
KR10-2002-0012247A 2002-03-07 2002-03-07 칩 싸이즈 패키지 그 제조 방법 KR100488489B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR10-2002-0012247A KR100488489B1 (ko) 2002-03-07 2002-03-07 칩 싸이즈 패키지 그 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2002-0012247A KR100488489B1 (ko) 2002-03-07 2002-03-07 칩 싸이즈 패키지 그 제조 방법

Publications (2)

Publication Number Publication Date
KR20030072952A KR20030072952A (ko) 2003-09-19
KR100488489B1 true KR100488489B1 (ko) 2005-05-11

Family

ID=32223825

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2002-0012247A KR100488489B1 (ko) 2002-03-07 2002-03-07 칩 싸이즈 패키지 그 제조 방법

Country Status (1)

Country Link
KR (1) KR100488489B1 (ko)

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08222687A (ja) * 1995-02-14 1996-08-30 Sumitomo Metal Ind Ltd 半導体集積回路装置
KR19980036943A (ko) * 1996-11-20 1998-08-05 문정환 칩 사이즈 패키지
KR19990033212A (ko) * 1997-10-23 1999-05-15 김규현 리드프레임을 이용한 어레이형 반도체패키지 및 그 제조 방법
JPH11177007A (ja) * 1997-12-15 1999-07-02 Hitachi Ltd トランジスタパッケージ
JPH11340373A (ja) * 1998-05-27 1999-12-10 Seiko Instruments Inc 薄小型樹脂封止パッケージ
JP2002280509A (ja) * 2001-03-15 2002-09-27 Rohm Co Ltd 半導体装置の製造方法および半導体装置

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08222687A (ja) * 1995-02-14 1996-08-30 Sumitomo Metal Ind Ltd 半導体集積回路装置
KR19980036943A (ko) * 1996-11-20 1998-08-05 문정환 칩 사이즈 패키지
KR19990033212A (ko) * 1997-10-23 1999-05-15 김규현 리드프레임을 이용한 어레이형 반도체패키지 및 그 제조 방법
JPH11177007A (ja) * 1997-12-15 1999-07-02 Hitachi Ltd トランジスタパッケージ
JPH11340373A (ja) * 1998-05-27 1999-12-10 Seiko Instruments Inc 薄小型樹脂封止パッケージ
JP2002280509A (ja) * 2001-03-15 2002-09-27 Rohm Co Ltd 半導体装置の製造方法および半導体装置

Also Published As

Publication number Publication date
KR20030072952A (ko) 2003-09-19

Similar Documents

Publication Publication Date Title
US7074645B2 (en) Fabrication method of semiconductor package with heat sink
JP3839323B2 (ja) 半導体装置の製造方法
US6800948B1 (en) Ball grid array package
US7138706B2 (en) Semiconductor device and method for manufacturing the same
US20060097402A1 (en) Semiconductor device having flip-chip package and method for fabricating the same
JP5518789B2 (ja) マルチチップモジュール
US20120217657A1 (en) Multi-chip module package
KR20130122508A (ko) 반도체 패키지 조립체를 위한 스터드 범프 구조
US6054772A (en) Chip sized package
US6627990B1 (en) Thermally enhanced stacked die package
US20090224403A1 (en) Semiconductor device and method of manufacturing the same
WO2023241304A1 (zh) 芯片封装方法及芯片
JP3547303B2 (ja) 半導体装置の製造方法
JPH0855875A (ja) 半導体装置
CN112106177A (zh) 具有盖以选择性地阻挡与模塑料的接触的半导体器件封装
KR100488489B1 (ko) 칩 싸이즈 패키지 그 제조 방법
KR100455698B1 (ko) 칩 싸이즈 패키지 및 그 제조 방법
JP2005142452A (ja) 半導体装置及びその製造方法
US20060231960A1 (en) Non-cavity semiconductor packages
JP2001007238A (ja) ウエハーレベルの集積回路装置のパッケージ方法
JPH06209071A (ja) 樹脂封止半導体装置およびその製造方法
KR100348862B1 (ko) 반도체 패키지 제조방법
KR100444175B1 (ko) 볼그리드 어레이 적층칩 패키지
KR100446913B1 (ko) 칩 캐리어를 사용하지 않는 반도체 장치 및 그 제조 방법
JP2000232198A (ja) 半導体集積回路装置およびその製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment
FPAY Annual fee payment
FPAY Annual fee payment

Payment date: 20160328

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20170327

Year of fee payment: 13

FPAY Annual fee payment

Payment date: 20180312

Year of fee payment: 14

FPAY Annual fee payment

Payment date: 20190311

Year of fee payment: 15

FPAY Annual fee payment

Payment date: 20200310

Year of fee payment: 16