KR19990033212A - 리드프레임을 이용한 어레이형 반도체패키지 및 그 제조 방법 - Google Patents

리드프레임을 이용한 어레이형 반도체패키지 및 그 제조 방법 Download PDF

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Abstract

본 발명은 리드프레임을 이용한 어레이형 반도체패키지 및 그 제조 방법에 관한 것으로, 저면에 다수의 입/출력패드를 갖는 반도체칩과, 상기 반도체칩의 상면에 접착제로 접착되어 반도체칩의 열을 외부로 방출하는 방열판과, 상기 방열판의 저면에 위치하며 본드핑거와 하부를 향해 돌출된 돌출부와 상기 본드핑거와 돌출부를 서로 연결하는 리드로 이루어진 리드프레임과, 상기 리드프레임의 상면과 방열판의 저면을 접착시키는 양면접착테이프와, 상기 반도체칩의 입/출력패드와 리드프레임의 본드핑거가 서로 전기적으로 도통되도록 연결하는 범프와, 상기 반도체칩, 범프 및 리드프레임의 본드핑거, 리드, 저면을 제외한 돌출부를 봉지하는 봉지수단을 포함하여 이루어진 것을 특징으로 하여, 와이어본딩영역 및 그 공정을 제거함으로써 그로 인한 봉지수단의 두께 및 면적을 최소화하여 패키지의 부피를 소형화할 수 있고 또한 더욱 더 큰 고집적도의 반도체칩을 수용할 수 있는 리드프레임을 이용한 어레이형 반도체패키지 및 그 제조 방법.

Description

리드프레임을 이용한 어레이형 반도체패키지 및 그 제조 방법
본 발명은 리드프레임을 이용한 어레이형 반도체패키지 및 그 제조 방법에 관한 것으로, 보다 상세하게 설명하면 탭(Tape Automated Bonding)본딩의 하나인 갱본딩(Gang Bonding) 방법을 이용하여 봉지수단의 두께를 최소화함으로써 박형화한 반도체패키지를 구비하고, 또한 반도체패키지내의 여유공간을 최대한 활용함으로써 고집적도의 대형 반도체칩을 수용할 수 있는 리드프레임을 이용한 어레이형 반도체패키지 및 그 제조 방법에 관한 것이다.
일반적으로 반도체패키지라 함은 각종 전자 회로 및 배선이 적층되어 형성된 단일 소자 및 집적 회로 등의 반도체칩을 먼지, 습기, 전기적, 기계적 부하 등의 각종 외부 환경으로부터 보호하고 상기 반도체칩의 전기적 성능을 최적화, 극대화시키기 위해 리드프레임(Lead Frame)이나 인쇄회로기판(Printed Circuit Board) 등을 이용해 메인보드(Main Board)로의 신호 입/출력 단자를 형성하고 봉지수단을 이용하여 몰딩(Molding)한 것을 말한다.
이러한 반도체패키지는 최근 반도체칩의 진보된 집적화 기술과 전자기기의 소형화에 따라서 이를 뒷받침하기 위해 경박단소(輕薄短少)화의 추세에 있으며 핀그리드어레이(Pin Grid Array)반도체패키지, 볼그리드어레이(Ball Grid Array)반도체패키지, 리드프레임을 이용한 어레이형 반도체패키지 등의 수요가 증가하고 있다. 이러한 반도체패키지는 섭스트레이트(Substrate)로서 인쇄회로기판을 이용한 PGA반도체패키지, BGA반도체패키지와 리드프레임을 이용한 어레이형 반도체패키지로 분류할 수 있으며 이중에서도 리드프레임을 이용한 어레이형 반도체패키지의 구조를 첨부된 도1a 및 도1b를 참조하여 설명하면 다음과 같다.
먼저 다수의 입/출력패드(2')가 형성된 반도체칩(4')이 중앙에 위치되어 있고, 상기 반도체칩(4')의 상면에는 그 반도체칩(4')의 작동시 발생하는 열을 외부로 방출하기 위해 방열판(6')이 접착제(4a')로 접착되어 있다. 상기 방열판(6')은 중앙하부면에 단면의 형태가 사각인 요부(6a')가 형성되어 있으며 그 요부(6a')에 반도체칩(4')이 안착되어 있다. 또한 상기 방열판(6')의 하부, 보다 자세하게는 반도체칩(4')이 접착된 곳 또는 방열판(6')에 형성된 요부(6a')를 제외한 방열판(6')의 저면에는 양면접착테이프(18')에 의해 리드프레임(L/F')이 접착되어 있다. 상기 리드프레임(L/F')은 중앙부에 반도체칩(4')이 위치할 수 있도록 공간부(32')가 형성되어 있고, 상기 공간부(32')의 외주변에는 다수의 리드(22')가 회로패턴을 형성하고 있는데, 이것은 공간부(32') 가까운 곳에 본드핑거(24')가 형성되어 있고, 상기 본드핑거(24')의 연장선에는 방열판(6')의 하부를 향하여 돌출부(26')가 다수 형성된 형태를 한다. 상기 리드프레임(L/F')의 본드핑거(24')는 반도체칩(4')의 입/출력패드(2')와 전도성와이어로 본딩되어 있으며 상기 돌출부(26')는 메인보드(Main Board)에의 신호 입/출력수단으로서 솔더볼(12')이 융착되어 있다. 마지막으로 상기 반도체칩(4') 등을 외부의 환경으로부터 보호하기 위해 반도체칩(4'), 전도성와이어 및 리드프레임(L/F')의 소정영역이 봉지수단(10')로 봉지되어 있다.
여기서 상기 리드프레임(L/F')의 구조를 좀더 자세히 설명하면 도1b의 평면도에 도시된 바와 같이, 중앙에 반도체칩(4')이 위치하도록 소정의 공간부(32')가 구비되어 있고, 그 공간부(32') 주변으로는 다수의 리드(22')로 복잡한 회로패턴이 형성되어 있다. 즉, 상기 리드(22')는 공간부(32')의 외주변에 반도체칩(4')의 입/출력패드(2')와 와이어본딩(Wire Bonding)되는 본드핑거(24')가 구비되어 있고, 상기 본드핑거(24')에 연장된 리드(22')에는 다수의 돌출부(26')가 할프에칭(Half Etching)기술에 의해 형성되어 있다.
도면중 미설명 부호 34'는 리드프레임(L/F')의 최외각에 형성되어 소정의 형태를 유지시키는 사이드레일이며, 부호 36'은 리드프레임(L/F')의 제조 공정중 핀에 삽입되어 이동될 수 있도록 하는 이송용통공이다.
한편, 이러한 리드프레임(L/F')을 이용한 어레이형 반도체패키지(PKG')의 제조 방법을 첨부된 도3a 내지 도3f를 이용하여 설명하면 다음과 같다.
먼저 상기한 바와 같은 리드프레임(L/F')을 소정의 위치로 이동시켜 고정시키고(도3a), 상기 리드프레임(L/F')의 상면에는 양면접착테이프(18')를 이용하여 방열판(6')을 접착시킨다.(도3b 및 도3c) 그런후에 상기 리드프레임(L/F')의 공간부(32') 즉, 방열판(6')의 중앙부 하단의 요부(6a')에 반도체칩(4')을 접착제(4a')로 접착시키고 상기 리드프레임(L/F')의 본드핑거(24')와 그 반도체칩(4')의 입/출력패드(2')를 전도성와이어로 본딩시킨다.(도3d) 이어서 상기 반도체칩(4'), 전도성와이어 및 리드프레임(L/F')의 일부를 모두 봉지수단(10')으로 봉지한다.(도3e) 또한 상기 리드프레임(L/F')의 돌출부(26') 저면에는 고온의 상태에서 솔더볼(12')을 녹여 붙인다.(도3f)
이상에서와 같은 구조 및 제조 방법으로 이루어진 종래의 리드프레임(L/F')을 이용한 어레이형 반도체패키지(PKG')는, 와이어본딩시 형성되는 와이어꺽임높이로 인해 봉지수단(10')의 면적 및 두께가 커지게 된다. 따라서 리드(22')의 돌출부(26')를 메인보드에의 신호 입/출력 수단으로 직접 사용할 수 없으며 이로 인해 상기 리드(22')의 돌출부(26')에 솔더볼(12')을 융착시켜야만 하고 이는 반도체패키지(PKG')의 높이를 크게하는 요인이 되고 있다. 또한 솔더볼(12') 자체에 소비되는 비용으로 인해 생산 단가가 증가하는 문제점이 있다.
아울러 상기 반도체칩(4')의 입/출력패드(2')와 리드(22')의 본드핑거(24') 사이에 형성되는 와이어본딩을 위해 상기 입/출력패드(2')와 본드핑거(24') 사이에는 항상 소정의 공간 또는 거리가 필요하게 됨으로서 고집적도의 대형반도체칩(4')을 수용하고자 할 경우에는 반도체패키지(PKG')의 크기도 비례하여 커지는 문제점이 있다. 이러한 문제점은 결국 메인보드에 반도체패키지(PKG')를 실장할 경우 그 실장 밀도를 저하시킴으로서 전자기기 부피의 소형화 추세에 걸림돌이 되고 있다.
또한 제조 공정에 있어서 리드(22')의 본드핑거(24')와 반도체칩(4')의 입/출력패드(2')를 순차적으로 와이어본딩하여야 함으로써 그 시간이 오래 소비되고 또한 와이어를 사용함으로서 반도체칩(4')의 입/출력패드(2')와 리드(22')의 본드핑거(24') 사이에 전기저항이 크게 나타나 반도체칩(4')의 기능을 저하시키는 문제점이 있다.
따라서 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출한 것으로 본 발명의 첫번째 목적은 와이어본딩 대신 탭본딩의 한종류인 갱본딩 방법을 이용하여 반도체패키지의 두께를 박형화하고 또한 반도체패키지내 공간의 여유도를 높여 같은 크기의 반도체패키지에 보다 더 큰 반도체칩을 수용할 수 있으며 동시다발적인 본딩으로서 짧은 시간에 본딩작업을 완료할 수 있는 리드프레임을 이용한 반도체패키지를 제공하는 데 있다.
두번째 목적은 입/출력 수단으로 상기 돌출부에 솔더 도금만을 실시하여 사용할 수 있도록 함으로서 솔더볼 사용으로 인한 비용을 절감할 수 있는 리드프레임을 이용한 반도체패키지를 제공하는데 있다.
세번째 목적은 반도체칩의 입/출력패드와 리드프레임의 본드핑거 연결 수단을 범프로 함으로써 그 전기적 저항을 감소시켜 반도체칩의 기능을 향상시킬 수 있는 리드프레임을 이용한 반도체패키지를 제공하는데 있다.
네번째 목적은 상기와 같은 리드프레임을 이용한 반도체패키지의 제조 방법을 제공하는데 있다.
도1a는 종래의 리드프레임을 이용한 어레이형 반도체패키지의 구조를 나타낸 단면도이고, 도1b는 할프에칭기술로 제조된 리드프레임을 도시한 평면도이다.
도2a내지 도2f는 종래 리드프레임을 이용한 어레이형 반도체패키지의 제조 방법을 나타낸 상태도이다.
도3은 본 발명에 의한 리드프레임을 이용한 어레이형 반도체패키지의 구조를 도시한 단면도이다.
도4a 내지 도4e는 본 발명에 의한 리드프레임을 이용한 어레이형 반도체패키지의 제조 방법을 나타낸 상태도이다.
도5a 및 도5b는 본 발명에 의한 리드프레임을 이용한 어레이형 반도체패키지의 다른 실시예를 도시한 단면도이다.
- 도면중 주요 부분에 대한 부호의 설명 -
PKG ; 반도체패키지 L/F ; 리드프레임(Lead Frame)
2 ; 입/출력패드(Input/Output Pad) 4 ; 반도체칩
4a ; 접착제 6 ; 방열판
6a ; 요부 10 ; 봉지수단
12 ; 솔더볼(Solder Ball) 14 ; 범프(Bump)
18 ; 양면접착테이프 22 ; 리드
24 ; 본드핑거(Bond Finger) 26 ; 돌출부
26a ; 솔더
상기한 목적을 달성하기 위해 본 발명에 의한 리드프레임을 이용한 어레이형 반도체패키지는 저면에 다수의 입/출력패드를 갖는 반도체칩과, 상기 반도체칩의 상면에 접착제로 접착되어 반도체칩의 열을 외부로 방출하는 방열판과, 상기 방열판의 저면에 위치하며 본드핑거와 하부를 향해 돌출된 돌출부와 상기 본드핑거와 돌출부를 서로 연결하는 리드로 이루어진 리드프레임과, 상기 리드프레임의 상면과 방열판의 저면을 접착시키는 양면접착테이프와, 상기 반도체칩의 입/출력패드와 리드프레임의 본드핑거가 서로 전기적으로 도통되도록 연결하는 범프와, 상기 반도체칩, 범프 및 리드프레임의 본드핑거, 리드, 저면을 제외한 돌출부를 봉지하는 봉지수단을 포함하여 이루어진 것을 특징으로 한다.
또한 상기한 목적을 달성하기 위해 본 발명에 의한 리드프레임을 이용한 어레이형 반도체패키지의 제조 방법은 저면 중앙부에 단면의 형태가 사각인 요부가 형성된 방열판을 구비하는 방열판 준비 단계와, 상기 방열판의 사각 요부 저면에 입/출력패드에는 범프가 융착되어 있는 반도체칩을 접착제로 접착하는 반도체칩 접착 단계와, 상기 방열판 저면의 요부 외주변에 양면접착테이프로 본드핑거, 리드 및 돌출부로 이루어진 리드프레임을 접착하는 리드프레임 접착 단계와, 상기 반도체칩의 모든 입/출력패드에 형성된 범프와 리드프레임의 모든 본드핑거를 고온의 환경하에서 동시에 융착하는 갱본딩 단계와, 상기 반도체칩, 리드프레임 등을 봉지수단으로 밀봉하는 봉지 단계를 포함하여 이루어진 것을 특징으로 한다.
이하 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다.
먼저 도3을 이용하여 본 발명에 의한 리드프레임(L/F)을 이용한 어레이형 반도체패키지(PKG)의 구조를 설명하면 다음과 같다.
중앙부에는 저면에 다수의 입/출력패드(2)가 형성된 반도체칩(4)이 위치되어 있고, 상기 반도체칩(4)의 상면에는 접착제(4a)로 방열판(6)이 접착되어 반도체칩(4)의 작동시 발생하는 열을 외부로 용이하게 방출할 수 있도록 되어 있다.
여기서 상기 방열판(6)은 열전도성이 양호한 물질이면 어느 것이나 상관이 없으나 구리(Cu) 또는 구리합금제(Cu Alloy)가 바람직하다. 또한 상기 반도체칩(4)은 방열판(6) 저면에 형성된 요부(6a)에 접착됨으로써 전체적인 반도체패키지(PKG)의 두께를 박형화함으로써 이를 사용한 전자기기의 소형화를 도모하고 있다. 참고로 상기 방열판(6)의 요부(6a)는 화학적인 에칭(Etching)이나 스탬핑(Stamping)을 사용하여 형성할 수 있다.
상기 방열판(6)의 저면에는 반도체칩(4)의 저면에 위치하는 본드핑거(24)와, 상기 방열판(6) 저면의 하부로 돌출되어 형성된 돌출부(26)와, 상기 본드핑거(24)와 돌출부(26)를 서로 이어주는 리드(22) 등으로 이루어진 리드프레임(L/F)이 위치되어 있다.
여기서 상기 본드핑거(24)에는 본딩력을 향상시키기 위해 금(Au) 또는 은(Ag)이 도금되어 있으며 돌출부(26)의 저면에는 메인보드에의 용이한 실장을 위해 솔더(26a)가 도금되어 있다. 또한 상기 돌출부(26)의 저면에는 솔더(26a) 도금 대신에 종래와 같이 솔더볼(12)을 융착하여 메인보드로의 입/출력 단자로 사용할 수도 있으며 이는 제한적이지 않고 선택적이다. 한편, 상기 돌출부(26)는 리드프레임(L/F)의 리드(22)를 할프에칭하여 형성시키거나 스탬핑 방법에 의해 형성시킬 수 있다.
상기 리드프레임(L/F)의 상면과 방열판(6)의 저면 사이에는 양면접착테이프(18)가 접착되어 상기 리드프레임(L/F)과 방열판(6)을 서로 접착시키고 있다. 상기 양면접착테이프(18)는 전기적으로 절연체이며 열적으로는 전도체인 물질을 사용함으로서 리드프레임(L/F)과 방열판(6)이 전기적으로는 전도되지 않고 열적으로는 전도될 수 있도록 하였다.
상기 반도체칩(4)의 입/출력패드(2)와 리드프레임(L/F)의 본드핑거(24)는 범프(14)로 서로 본딩되어 있어서 상기 반도체칩(4)의 전기적 신호가 범프(14), 본드핑거(24), 리드(22) 및 돌출부(26)를 통하여 메인보드와 접속될 수 있도록 되어 있다.
여기서 상기 범프(14)는 금, 은 또는 솔더(26a) 중의 하나를 선택하여 사용할 수 있다.
마지막으로 상기 반도체칩(4), 범프(14) 및 리드프레임(L/F)의 본드핑거(24), 리드(22), 저면을 제외한 돌출부(26)는 외부의 환경으로부터 보호하기 위해 봉지수단(10)을 이용하여 봉지되어 있다. 상기 봉지수단(10)으로서는 에폭시몰딩컴파운드(Epoxy Molding Compound)나 액상봉지제(Glob Top)를 사용할 수 있으며 이는 제한적이지 않고 선택적이다.
도4a 내지 도4e는 본 발명에 의한 리드프레임(L/F)을 이용한 어레이형 반도체패키지(PKG)의 제조 방법을 나타낸 상태도로서 이를 참조하여 그 제조 방법을 설명하면 다음과 같다.
1. 방열판(6) 준비 단계로서, 저면 중앙부에 요부(6a)가 형성된 방열판(6)을 준비한다.(도4a)
2. 반도체칩(4) 접착 단계로서, 상기 방열판(6)의 사각 요부(6a) 저면에 접착제(4a)를 사용하여 입/출력패드(2)에 범프(14)가 융착되어 있는 반도체칩(4)을 접착한다.(도4b)
3. 리드프레임(L/F) 접착 단계로서, 상기 방열판(6) 저면의 요부(6a) 외주변에 양면접착테이프(18)를 이용하여 본드핑거(24), 리드(22) 및 돌출부(26)로 이루어진 리드프레임(L/F)을 접착시킨다.(도4c)
4. 갱본딩 단계로서, 상기 반도체칩(4)의 모든 입/출력패드(2)에 형성된 범프(14)와 리드프레임(L/F)의 모든 본드핑거(24)를 고온의 환경하에서 동시에 융착한다.(도4d)
5. 봉지 단계로서 상기 반도체칩(4), 리드프레임(L/F) 등을 봉지수단(10)으로 밀봉하여 외부의 환경으로부터 반도체패키지(PKG)를 보호하도록 한다.(도4e)
여기서 상기 봉지 단계는 리드프레임(L/F)의 돌출부(26) 저면이 봉지수단(10) 외부로 노출되도록 하여야 하며 상기와 같은 봉지 단계 이후에는 리드프레임(L/F)의 돌출부(26)에 솔더(26a) 도금을 실시하거나 또는 솔더볼(12)을 융착하여 메인보드에로의 신호 입/출력수단으로 사용할 수 있도록 한다. 또한 상기 봉지 단계에서 봉지수단(10)은 에폭시몰딩컴파운드를 사용하거나 또는 액상봉지제를 사용하며 이는 제한적이지 않고 선택적이다.
한편, 도5a는 상기한 바와 같이 리드프레임(L/F)의 돌출부(26)에 솔더(26a) 도금을 형성하는 대신 종래와 같이 솔더볼(12)을 융착한 상태를 도시한 것이며 도5b는 종래와 동일한 크기의 반도체패키지(PKG)에 보다 더 큰 반도체칩(4)을 안착한 상태를 도시한 것이다. 이와 같이 보다 더 큰 반도체칩(4)이 안착될 수 있기 위해서는 방열판(6)에 형성되는 요부(6a)를 더 크게 하고 또한 와이어본딩 대신에 반도체칩(4)의 범프(14)들과 리드프레임(L/F)의 본드핑거(24)들을 한꺼번에 본딩시키는 갱본딩 방법을 사용함으로서 가능한 것이다.
이상에서와 같이 본 발명은 비록 상기의 실시예에 한하여 설명하였지만 여기에만 한정되지 않으며 본 발명의 범주와 사상을 벗어나지 않는 범위내에서 당업자에 의해 여러가지로 변형된 실시예도 가능할 것이다.
따라서 본 발명에 의하면, 첫째, 종래의 와이어본딩 대신 탭본딩의 한종류인 갱본딩 방법을 이용하여 반도체칩의 입/출력패드와 리드를 직접 범프로 연결함으로써 봉지수단의 두께를 감소시키고 또한 패키지 내의 공간 여유도를 증가시켜 결과적으로 반도체패키지의 두께를 박형화하고 또한 같은 크기의 반도체패키지에 보다 더 큰 반도체칩을 수용할 수 있는 리드프레임을 이용한 반도체패키지를 제공한다.
둘째, 입/출력 수단으로 리드프레임의 돌출부에 솔더 도금을 실시하거나 솔더볼을 융착하여 사용 가능하게 함으로써 그 선택폭을 넓혀 비용 절감을 가능하게 한 리드프레임을 이용한 반도체패키지를 제공한다.
셋째, 반도체칩의 입/출력패드와 리드프레임의 본드핑거 연결 수단을 범프로 함으로써 그 전기적 저항을 크게 감소시켜 반도체칩의 기능을 대폭 향상시킬 수 있는 효과가 있다.

Claims (6)

  1. 저면에 다수의 입/출력패드를 갖는 반도체칩과;
    상기 반도체칩의 상면에 접착제로 접착되어 반도체칩의 열을 외부로 방출하는 방열판과;
    상기 방열판의 저면에 위치하며 본드핑거와 하부를 향해 돌출된 돌출부와 상기 본드핑거와 돌출부를 서로 연결하는 리드로 이루어진 리드프레임과;
    상기 리드프레임의 상면과 방열판의 저면을 접착시키는 양면접착테이프와;
    상기 반도체칩의 입/출력패드와 리드프레임의 본드핑거가 서로 전기적으로 도통되도록 연결하는 범프와;
    상기 반도체칩, 범프 및 리드프레임의 본드핑거, 리드, 저면을 제외한 돌출부를 봉지하는 봉지수단을 포함하여 이루어진 것을 특징으로 하는 리드프레임을 이용한 어레이형 반도체패키지.
  2. 제1항에 있어서, 상기 돌출부의 저면은 솔더로 도금되어 있는 것을 특징으로 하는 리드프레임을 이용한 어레이형 반도체패키지.
  3. 제1항에 있어서, 상기 돌출부의 저면에는 솔더볼이 융착된 것을 특징으로 하는 리드프레임을 이용한 어레이형 반도체패키지.
  4. 저면 중앙부에 단면의 형태가 사각인 요부가 형성된 방열판을 구비하는 방열판 준비 단계와;
    상기 방열판의 사각 요부 저면에 입/출력패드에는 범프가 융착되어 있는 반도체칩을 접착제로 접착하는 반도체칩 접착 단계와;
    상기 방열판 저면의 요부 외주변에 양면접착테이프로 본드핑거, 리드 및 돌출부로 이루어진 리드프레임을 접착하는 리드프레임 접착 단계와;
    상기 반도체칩의 모든 입/출력패드에 형성된 범프와 리드프레임의 모든 본드핑거를 고온의 환경하에서 동시에 융착하는 갱본딩 단계와;
    상기 반도체칩, 리드프레임 등을 봉지수단으로 밀봉하되 리드프레임의 돌출부 저면은 봉지수단의 외부로 노출되도록 하는 봉지 단계를 포함하여 이루어진 것을 특징으로 하는 리드프레임을 이용한 어레이형 반도체패키지의 제조 방법.
  5. 제4항에 있어서, 상기 봉지 단계후에는 리드프레임의 돌출부 저면에 솔더를 도금하는 단계를 더 포함하여 이루어진 것을 특징으로 하는 리드프레임을 이용한 어레이형 반도체패키지의 제조 방법.
  6. 제4항에 있어서, 상기 봉지 단계후에는 리드프레임의 돌출부 저면에 솔더볼을 융착하는 단계를 더 포함하여 이루어진 것을 특징으로 하는 리드프레임을 이용한 어레이형 반도체패키지의 제조 방법.
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Publication number Priority date Publication date Assignee Title
KR100488489B1 (ko) * 2002-03-07 2005-05-11 주식회사 케이이씨 칩 싸이즈 패키지 그 제조 방법
KR100583494B1 (ko) * 2000-03-25 2006-05-24 앰코 테크놀로지 코리아 주식회사 반도체패키지

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101259481B1 (ko) * 2011-09-19 2013-05-06 주식회사 휘닉스소재 반도체 패키지와 접착력 강화를 위한 테이프가 구비된 히트슬러그

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09181209A (ja) * 1995-12-26 1997-07-11 Hitachi Ltd 半導体装置およびその製造方法
JPH09246427A (ja) * 1996-03-12 1997-09-19 Dainippon Printing Co Ltd 表面実装型半導体装置の製造方法および表面実装型半導体装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100583494B1 (ko) * 2000-03-25 2006-05-24 앰코 테크놀로지 코리아 주식회사 반도체패키지
KR100488489B1 (ko) * 2002-03-07 2005-05-11 주식회사 케이이씨 칩 싸이즈 패키지 그 제조 방법

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