KR100446913B1 - 칩 캐리어를 사용하지 않는 반도체 장치 및 그 제조 방법 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 95
- 238000000034 method Methods 0.000 title claims description 28
- 239000002775 capsule Substances 0.000 claims abstract description 82
- 229910000679 solder Inorganic materials 0.000 claims description 22
- 238000005498 polishing Methods 0.000 claims description 8
- 229910052751 metal Inorganic materials 0.000 claims description 6
- 239000002184 metal Substances 0.000 claims description 6
- 150000001875 compounds Chemical class 0.000 claims description 3
- 239000008393 encapsulating agent Substances 0.000 claims description 3
- 229920005989 resin Polymers 0.000 claims description 3
- 239000011347 resin Substances 0.000 claims description 3
- 238000004519 manufacturing process Methods 0.000 abstract description 10
- 235000012431 wafers Nutrition 0.000 description 31
- 239000000758 substrate Substances 0.000 description 14
- 238000007517 polishing process Methods 0.000 description 9
- 239000000853 adhesive Substances 0.000 description 5
- 230000001070 adhesive effect Effects 0.000 description 5
- 238000005336 cracking Methods 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 239000003822 epoxy resin Substances 0.000 description 3
- 229920000647 polyepoxide Polymers 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 238000011990 functional testing Methods 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000004806 packaging method and process Methods 0.000 description 2
- 238000012858 packaging process Methods 0.000 description 2
- 238000007639 printing Methods 0.000 description 2
- 230000008646 thermal stress Effects 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 239000000356 contaminant Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000017525 heat dissipation Effects 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 229920001690 polydopamine Polymers 0.000 description 1
- 239000000523 sample Substances 0.000 description 1
- 238000007650 screen-printing Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/60—Attaching or detaching leads or other conductive members, to be used for carrying current to or from the device in operation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/731—Location prior to the connecting process
- H01L2224/73101—Location prior to the connecting process on the same surface
- H01L2224/73103—Bump and layer connectors
- H01L2224/73104—Bump and layer connectors the bump connector being embedded into the layer connector
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- H—ELECTRICITY
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
- H01L2224/8319—Arrangement of the layer connectors prior to mounting
- H01L2224/83191—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on the semiconductor or solid-state body
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- Engineering & Computer Science (AREA)
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- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
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Abstract
칩 캐리어를 사용하지 않는 반도체 장치 및 그 제조 방법이 제안되며, 여기서 반도체 칩은 다수의 도전성 소자들(conductive elements)을 배치하고 그 위에 제 1 캡슐제를 형성하기 위한 활성 표면 및 제 2 캡슐제를 형성하기 위한 비활성 표면을 갖는다. 도전성 소자들은 외부 장치에 반도체 칩을 전기적으로 연결하기 위해 사용된다. 제 1 캡슐제는 각 도전성 소자의 한쪽 종단을 제 1 캡슐제의 외부로 노출되게 하고 제 1 캡슐제의 외부면과 동일 평면적으로 위치하게 하여 그 활성 표면이 공기에 노출되는 것을 방지하고 도전성 소자들을 싸기 위하여 사용된다. 제 2 캡슐제는 제 1 캡슐제와 함께 반도체 칩에 충분한 구조적 강도을 제공할 수 있다.
Description
본 발명은 반도체 장치에 관한 것으로, 보다 특히, 반도체 칩이 배열된 도전성 소자들에 의해 외부 장치에 전기적으로 연결되는 반도체 장치에 관한 것이다.
노트북, PDA 또는 셋톱 박스와 같은 전자 장비의 크기, 두께 및 무게를 줄이기 위한 요구 사항을 만족하기 위하여, 부품의 집적도를 개선할 필요성 뿐만 아니라, 전자 장비 내에 조립되는 부품의 크기를 줄이는 것도 중요하다. 따라서, 전자 장비 내의 주요 부품으로 작용되는 반도체 장치의 높이 및 크기를 효과적으로 줄이는 방법은 현재 패키징 산업에서 주요 과제로 되어 왔다.
현재의 반도체 장치가 리드프레임(leadframe) 기본 패키지에서 BGA(볼 그리드 어레이; ball grid array) 반도체 장치로, 다음 칩 스케일(CSP; chip scale package) 장치로 발전하여 반도체 장치의 크기를 상당히 줄일 수 있었지만, 아직 해결되어야 할 필요가 있는 이러한 CSP 장치에 존재하는 몇 가지 문제점들이 있다. 먼저, 종래의 CSP 장치의 반도체 칩이 본딩 와이어(bonding wire)를 통해 기판 (substrate)에 전기적으로 연결될 때, 본딩 와이어는 반도체 칩으로부터 기판으로 방사상으로 외측으로 뻗어나가며, 이는 종래의 CSP 장치의 전체 높이와 크기는 본딩 와이어가 차지하는 기판에서 와이어 루프(wire loop)의 높이와 본딩 면적 (bonding area)에 의해 제한되게 한다; 대안적으로, 솔더 범프(solder bumps)에 의해 반도체 칩을 기판에 전기적으로 연결하기 위하여 플립 칩 기술(flip chip technique)을 이용할 때, 각 솔더 범프는 기판의 바닥 표면 상에 실장된 솔더 볼, 반도체 칩 및 기판의 전체 높이에 더하여 어느 정도의 높이를 갖게 되어 CSP 장치의 전체 높이를 효과적으로 줄이는 것을 매우 어렵게 한다. 더욱이, 반도체 칩을 CSP 장치의 기판에 전기적으로 연결하기 위하여 플립 칩 기술을 적용할 때, 전체 패키징 비용은 증가하며, 이에 따른 제조 공정도 더욱 복잡하게 되므로, 원하는 수율(yield)에 달성하기 어렵게 된다. 이에 더하여, 기판의 사용은 CSP 장치의 전체 높이를 증가시킬 뿐만 아니라, 기판의 제조 비용이 높기 때문에 CSP 장치의 비용을 감소시키기 어렵게 한다. 한편, 반도체 칩이 기판 및 반도체 칩을 싸고 있는 캡술제와 열 팽창 계수가 상당히 다르기 때문에 반도체 칩은 패키징 공정, 신뢰성 시험또는 사용하는 동작 시간 동안에 기판과 캡슐제(encapsulant)로 인한 상당한 열 응력(thermal stress)을 받는 경향이 있다. 결과적으로, 뒤틀림과 갈라짐이 발생할 수 있으며, 따라서 생산된 제품의 신뢰성에 영향을 준다.
본 발명의 주요 목적은 칩 캐리어를 사용하지 않는 반도체 장치 및 그 제조 방법을 제공하여 반도체 장치가 전체 두께와 크기에서 효과적으로 감소할 수 있게 하는 것이다. 나아가, 칩 캐리어를 제공하지 않으므로 반도체 장치는 가격면에서 효과적으로 제조될 수 있고 반도체 장치 제조 방법은 단순화될 수 있다. 더욱이, 반도체 장치가 외부 장치들과의 전기적 연결이 확실하게 되어 반도체 장치는 개선된 공정 방법을 구비한다. 더구나, 반도체 장치의 충분한 기계적 강도로 인하여 뒤틀림과 갈라짐의 발생을 방지할 수 있다. 이에 더하여, 반도체 제조 방법에서, 전기적 및 기능적 시험이 웨이퍼 단계에서 수행되므로 패키징 공정과 시험 공정이 동시에 완료되게 한다.
전술한 그리고 다른 목적에 따라, 본 발명은 신규한 반도체 장치를 제안한다. 반도체 장치는, 전자 부품과 전자 회로를 갖고 구성된 활성 표면 및 반대쪽의 비활성 표면을 가진 반도체 칩; 반도체 칩을 외부 장치에 전기적으로 연결하기 위하여 반도체 칩의 활성 표면에 배열된 다수의 도전성 소자들; 반도체 칩의 활성 표면이 공기에 노출되지 않고 각 도전성 소자의 한쪽 종단이 제 1 캡슐제의 외부로 노출되고 제 1 캡슐제의 외부면과 동일 평면적으로 위치하게 도전성 소자들이 싸여지는 방식으로 활성 표면에 형성된 제 1 캡슐제; 및 반도체 칩의 비활성 표면에 형성된 제 2 캡슐제를 포함한다.
도전성 소자들은 구리, 알루미늄, 그들의 합금 또는 이와 동일한 종류의 도전성 금속으로 제조된 연결 범프(bump)일 수도 있다. 도전 소자들은 스크린 인쇄와 같은 종래의 인쇄 방법에 의해 반도체 칩의 활성 표면에 형성된 본딩 패드(bonding pad)에 접착된다. 접착 패드가 반도체 칩의 활성 표면의 전기 구성 요소 및 전자 회로에 전기적으로 연결되어 있기 때문에 각 도전성 소자는 반도체 칩에 전기적으로 연결된다. 도전성 소자들은 또한 알루미늄과 같은 도전성 금속으로 제조된 솔더 볼(solder ball)일 수도 있다. 종래의 솔더 볼 주입(implantation)을 이용하여 솔더 볼들은 반도체 칩의 활성 표면에 접착되며, 반도체 칩과 각 솔더 볼 사이에 전기적 연결을 형성한다.
본 발명의 반도체 장치 제조 방법은, 전자 구성 요소과 전자 회로가 형성된 활성 표면 및 반대쪽의 비활성 표면을 가진 웨이퍼를 제조하는 단계; 반도체 칩을 도전성 소자에 전기적으로 연결하기 위하여 웨이퍼의 활성 표면에 다수의 도전성 소자를 형성하는 단계; 활성 표면이 공기로 노출되는 것을 방지하고, 각 도전성 소자의 한쪽 종단이 제 1 캡슐제의 외부로 노출되고 제 1 캡슐제의 외부면과 동일 평면적으로 위치하게 도전성 소자들을 둘러싸는 것과 같은 방식으로 웨이퍼의 활성 표면에 제 1 캡슐제를 형성하는 단계; 웨이퍼의 비활성 표면에 제 2 캡슐제를 형성하는 단계; 및 반도체 장치를 형성하기 위하여 웨이퍼, 제 1 캡슐제 및 제 2 캡슐제의 결합된 구조를 개별화(singulate)하는 단계를 포함한다.
전술한 방법으로 형성된 반도체 장치의 전체 높이를 줄이기 위하여, 원하는두께에 이를 때까지 웨이퍼 방향으로 제 1 캡슐제와 도전성 소자들을 연마하는 연마 공정(grinding process)을 수행할 수 있다. 이 연마 공정은 도전성 소자들의 종단과 제 1 캡슐제의 외부 표면에 의하여 형성된 면의 평면성을 더욱 개선할 수 있다. 한편, 웨이퍼의 두께를 줄이기 위하여 웨이퍼의 비활성 표면 또한 연마될 수 있어 패키지화된 된 반도체 장치의 전체 높이는 더욱 낮아질 수 있다. 제 1 캡슐제로부터 웨이퍼로의 충분한 기계적 지지의 결과로서, 연마 공정은 웨이퍼의 크랙을 유도하지 않는다. 유사하게, 제 2 캡슐제가 웨이퍼의 비활성 표면에 형성된 후에 연마될 수 있으며, 따라서 제 2 캡슐제의 두께를 효과적으로 줄일 수 있다.
도 1은 본 발명의 제 1 실시예에 따른 반도체 장치의 단면도.
도 2는 열 스프레더(heat spreader)가 제 2 캡슐제에 부착된 것을 보여주는 본 발명의 제 1 실시예에 따른 반도체 장치의 단면도.
도 3은 본 발명의 제 2 실시예에 따른 반도체 장치의 단면도.
도 4a 내지 도 4g는 본 발명의 제 2 실시예에 따른 반도체 제조 방법을 설명하는 개략적인 도면.
도 1은 본 발명의 제 1 실시예의 반도체 장치를 도시한다. 도면에 나타낸 바와 같이, 반도체 장치(1)는 활성 표면(100) 및 반대쪽의 비활성 표면(101)을 가진 반도체 칩(10)을 포함한다. 다수의 접착 패드들(도시되지 않음)이 반도체 칩(10)의 활성 표면(100)에 형성되고, 그 위에 다수의 연결 범프들(11)이 종래의 인쇄 방법으로 접착되어 있어, 반도체 칩(10)은 이 연결 범프들(11)을 통해 외부 장치에 전기적으로 연결된다. 활성 표면(100) 위의 접착 패드들은 연결 패드를 형성하기 위하여 다수의 도전성 트레이스(conductive traces)에 의하여 재배열될 수 있으며, 이들은 도전성 트레이스에 전기적으로 연결되고, 그 위의 연결 범프(11)를 접착하는 면에서 접착 패드에 유사하게 작용하여 반도체 칩(10)의 외부 장치에 대한 전기적 연결을 구축한다. 접착 패드 또는 연결 패드의 형성은 일반적인 기술을 사용하기 때문에 더 이상 도면에 도시하지 않을 것이며 여기서 설명하지도 않을 것이다.
반도체 칩(10)의 활성 표면(100) 위에는 에폭시 수지와 같은 종래의 수지 컴파운드(resin compound)에 의해 제 1 캡슐제(12)가 형성된다. 제 1 캡슐제(12)는 반도체 칩(10)의 활성 표면(100)을 공기중의 습기나 오염 물질로부터 보호하기 위하여 반도체 칩(10)의 활성 표면(100)이 공기로 노출되는 것을 방지한다. 제 1 캡슐제(12)는, 각 연결 범프(11)의 한쪽 종단(110)이 제 1 캡슐제(12)의 외부에 노출되고 제 1 캡슐제(12)의 외부 표면(120)과 동일 평면에 위치하도록 연결 범프(11)를 둘러싸는 방법으로 형성되어 반도체 장치(1)가 연결 범프(11)를 통해 인쇄 회로 기판과 같은 외부 장치에 전기적으로 연결되게 한다. 더욱이, 제 1 캡슐제(12)의 외부 표면(120)과 연결 범프(11)의 종단(110) 사이의 우수한 평탄성으로 인하여 연결 범프(11)는 외부 장치 상에서 대응하는 소자들에 효과적으로 연결될 수 있어 일반적인 SMT 또는 리플로우(reflow) 공정을 이용하여 반도체 장치(1)와 외부 장치 사이에 구성된 전기적 연결을 위한 질을 보장한다. 게다가, 제 1 캡슐제(12)는 인쇄 회로 기판과 같은 외부 장치의 열 팽창 계수(CTE)와 유사한 열 팽창 계수를 갖기 때문에 CTE 부정합 효과는 SMT 또는 리플로우(reflow) 공정을 통해 반도체 장치를 외부 장치에 전기적으로 연결하는 면에서 상당히 감소될 수 있다. 이에 더하여, 연결 범프(11)의 한쪽 종단(110)이 평면이 되도록 조절되어 있으므로, 이는 시험 공정 동안 그 종단(110)이 테스트 프로브(probe)와 효과적으로 접촉되게 하며, 그로 인하여 시험 정확도가 바람직하게 개선된다.
제 1 캡슐제(12)와 제 2 캡슐제 (13) 사이에 반도체 칩(10)이 끼어 있는 방법으로 반도체 칩(10)의 비활성 표면(101) 상에 제 2 캡슐제(13)가 형성되어 있다.이러한 샌드위치 구조는 반도체 칩(10)을 위한 적절한 지지를 제공하며, 기판 또는 리드 프레임과 같은 칩 캐리어를 사용하지 않고 반도체 장치를 구조적 강도면에서 충분하게 한다. 또한, 각각 반도체 칩(10) 위와 아래에 각각 위치한 제 2 캡슐제 (13)와 제 1 캡슐제(12)는 둘 다 동일한 수지 컴파운드로 이루어져 있으므로, 온도 사이클 시험 동안 캡슐제들로부터 반도체 칩(10)에 가해지는 열 응력은 서로 충분히 상쇄될 수 있다. 결과적으로, 반도체 장치(1)에서 뒤틀림 또는 갈라짐은 제거될 수 있고, 따라서 패키지된 제품의 품질과 신뢰성은 효과적으로 개선될 수 있다.
더욱이, 기판이나 리드 프레임을 사용하지 않기 때문에, 형상 면에서 반도체 장치(1)를 소형화하기 위한 방법으로 본 발명의 반도체 장치(1)는 단순화된 공정에 의해 가격 면에서 효과적으로 제조될 수 있어, 그 면적이 반도체 칩(10)의 크기로 축소될 수 있다. 더 나아가, 직접적으로 외부 장치에 전기적으로 연결될 뿐 아니라, 플립 칩 반도체 장치를 형성하기 위하여 패키지화된 제품도 기판에 외부적으로 연결될 수 있다.
반도체 장치(1)의 구조적 강도와 열 발산 효율을 더 개선하기 위하여, 도 2에 도시된 바와 같이, 열 스프레더(14; heat spreader)가 제 2 캡슐제(13)에 부착될 수 있다. 열 스프레더(14)가 제 2 캡슐제(13)에 직접 부착되어 있으므로, 열 스프레더(14)는 그의 두께, 모양 및 크기에 제한받지 않고, 실제 요구 사항에 따라 제공된다.
도 3은 본 발명의 제 2 실시예의 반도체 장치를 예시한다. 제 2 실시예의 반도체 장치(2)는 제 1 실시예와 구조적으로 동일하며, 단지 차이점은 제 1 실시예의연결 범프(11) 대신에 제 2 실시예에서는 솔더 볼(21)이 사용되는 것이다. 여기서 솔더 볼(21)은 종래의 볼 주입 공정(ball implantation process)에 의해 반도체 칩(20)의 활성 표면(200) 상에 주입된다. 솔더 볼의 한쪽 종단(210)이 제 1 캡슐제(22)의 외부로 노출되고 제 1 캡슐제(22)의 외부 표면(220)과 동일 평면적으로 위치하도록 각 솔더 볼(21)이 제 1 캡슐제(22)에 의해 싸여지게 하기 위하여, 제 1 캡슐제(22)의 일부와 솔더 볼(21)의 일부를 연마 제거하기 위한 연마 공정이 수행되며, 그로 인하여 제 1 캡슐제(22)는 두께가 감소되고 솔더 볼(21)은 높이가 감소된다.
도 4a 내지 도 4g는 본 발명의 반도체 장치 제조 방법을 도시한다. 본 발명의 반도체 장치 제조 방법은 웨이퍼 상에서 직접 수행되므로 전술한 실시예와의 혼동을 방지하기 위하여 도 4a 내지 도 4g의 소자들은 새로 명시한 참조 번호로 설명되었다.
먼저 도 4a를 참고하면, 활성 표면(300) 및 반대쪽의 비활성 표면(301)을 갖는 웨이퍼(30)가 제공된다. 다수의 반도체 칩들을 형성하기 위하여 웨이퍼(30)는 (도면에서 나타낸 바와 같이) 점선을 따라 절단할 수 있다.
다음 도 4b를 참고하면, 솔더 볼(31)이 반도체 칩(30)에 전기적으로 연결되는 방식으로 다수의 솔더 볼(31)이 종래의 볼 주입 공정에 의해 웨이퍼(30)의 활성 표면(300) 상에 주입된다.
도 4c를 더 참고하면, 활성 표면(300)이 공기에 노출되지 않도록 하고 솔더 볼(31)을 둘러싸는 방식으로, 제 1 캡슐제(32)는 웨이퍼(30)의 활성 표면(300) 상에 형성된다. 제 1 캡슐제(32)는 하부 충진 공정(underfill process)과 같은 일반적인 기술을 이용하여 에폭시 수지로 형성된다.
도 4d를 참고하면, 제 1 캡슐제 (32)의 일부와 솔더 볼(31)의 일부가 연마 제거하기 위하여 연마기(P)를 이용하여 연마 공정이 수행되어 제 1 캡슐제(32)의 두께와 솔더 볼(31)의 높이를 각각 설정된 수치로 줄인다. 이는 연마 공정을 완료한 후, 각 솔더 볼(31)의 한쪽 종단(310)을 제 1 캡슐제(32)의 외부로 노출시키고 제 1 캡슐제(32)의 외부 표면(320)과 동일 평면적으로 위치되도록 하기 위한 것이다. 그러나, 연결 범프와 제 1 캡슐제는 형성 과정에서 높이와 두께를 각각 조절할 수 있기 때문에 솔더 볼(31) 대신에 연결 범프를 사용한 전술한 실시예에서는 연마 공정이 수행되지 않는다.
도 4e를 참고하면, 제 1 캡슐제(32)는 웨이퍼(30)를 위한 충분한 기계적 지지를 제공하기 때문에, 웨이퍼(30)의 비활성 표면(301)을 연마하기 위하여 연마기 (P)를 사용하여 다른 연마 공정을 수행할 수 있다. 이는 웨이퍼(30)에 갈라짐 (crack)을 일으키거나 또는 활성 표면(300) 위에 형성된 전자 구성 요소과 전자 회로에 손상을 주지 않고 웨이퍼(30)의 두께를 감소시키며 패키지화된 제품의 전체 높이를 더욱 감소시킨다. 웨이퍼가 원하는 두께로 형성되거나 웨이퍼의 두께가 제품의 형상에 중요하지 않을 경우에, 이 연마 공정은 필요하지 않다.
도 4f를 참고하면, 제 1 캡슐제(32)와 함께 제 2 캡슐제(33)의 두께는 웨이퍼(30)를 위한 충분한 구조적 강도를 제공하는 방법으로 웨이퍼(30)의 비활성 표면 (301) 상에는 에폭시 수지에 의한 제 2 캡슐제(33)가 형성된다. 그러나, 만일 제 2캡슐제(33)가 원하는 두께로 형성될 수 없다면, 그 후 그 두께를 줄이기 위하여 연마 공정을 수행할 수 있다.
마지막으로 도 4g를 참고하면, 개별적인 반도체 장치(3)를 형성하기 위하여, 미리 정해진 위치에서 제 1 캡슐제(32), 웨이퍼(30) 및 제 2 캡슐제(33)의 결합된 구조를 개별화하기 위한 개별화 장비를 이용하여 개별화 공정(singulation process)을 수행한다.
더욱이, 개별화 공정은 전기 및 기능 시험이 실시될 수 있는 완전하지 않은 개별 반도체 장치(3)를 형성하기 위하여 예를 들면, 제 1 캡슐제 (32)와 웨이퍼 (30), 또는 제 2 캡슐제(33)와 웨이퍼(30)와 같이, 결합된 구조의 부분만을 개별화하는 것과 같은 불완전한 방법으로 개별화 공정을 수행할 수 있다. 불완전하게 개별화된 반도체 장치(3)는 웨이퍼(30)의 개별화에 의하여 형성되고 서로 분리된 반도체 칩을 갖기 때문에, 고주파 시험 중에 크로스-토크 효과(cross talk effect)를 방지할 수 있으며, 따라서 시험 신뢰성은 보증될 수 있다. 대안적으로, 웨이퍼 (30)의 비활성 표면(301)에 제 2 캡슐제(33)를 형성하기 전에 미리 웨이퍼(30)를 개별화할 수 있다. 이는 제 1 캡슐제 (32)와 제 2 캡슐제(33)를 절단 분리하는 일없이 고주파 시험을 수행할 수 있게 하며, 또한 제 2 캡슐제 (33)를 형성한 후 발생하는 크로스-토크 효과를 방지할 수 있다.
본 발명은 예시적인 바람직한 실시예들을 사용하여 설명되었다. 그러나, 본 발명의 범위는 설명된 실시예들에만 국한되지 않는다. 다양한 변형 및 유사한 장치를 포함하도록 의도되었다. 따라서, 본 발명의 범위는 모든 변형 및 유사한 장치들을 포함하기 위하여 가장 광범위한 설명에 따라야 할 것이다.
Claims (12)
- 활성 표면 및 반대쪽에 비활성 표면을 가진 반도체 칩;반도체 칩의 활성 표면에 형성되고, 반도체 칩에 전기적으로 연결되는 다수의 도전성 소자들(conductive elements);도전성 소자들을 둘러싸고 활성 표면이 공기로 노출되는 것을 방지하는 것과 같은 방식으로 반도체 칩의 활성 표면에 형성되는 제 1 캡슐제(encapsulant);반도체 칩의 비활성 표면에 형성된 제 2 캡슐제를 포함하되, 각 도전성 소자의 한쪽 종단은 제 1 캡슐제의 외부로 노출되고 제 1 캡슐제의 외부면과 동일 평면적으로 위치하는 반도체 장치.
- 제 1 항에 있어서, 제 2 캡슐제에 부착된 열 스프레더(heat spreader)를 더 포함하는 반도체 장치.
- 제 1 항에 있어서, 도전성 소자들은 도전성 금속으로 만들어진 연결 범프들 (connecting bumps)인 반도체 장치.
- 제 1 항에 있어서, 도전성 소자들은 도전성 금속으로 만들어진 솔더 볼들(solder balls)인 반도체 장치.
- 제 1 항에 있어서, 제 1 캡슐제와 제 2 캡슐제는 수지 컴파운드(resin compound)로 제조된 반도체 장치.
- 활성 표면 및 반대쪽의 비활성 표면을 가진 웨이퍼를 제조하는 단계;웨이퍼를 도전성 소자들에 전기적으로 연결하기 위하여 웨이퍼의 활성 표면에 다수의 도전성 소자들을 배열하는 단계;활성 표면이 공기로 노출되는 것을 방지하고 도전성 소자들을 둘러싸는 방식으로 웨이퍼의 활성 표면에 제 1 캡슐제를 형성하되, 도전성 소자의 한 종단이 제 1 캡슐제의 외부로 노출되고 제 1 캡슐제의 외부면과 동일 평면적으로 위치하도록 하는 단계;웨이퍼의 비활성 표면에 제 2 캡슐제를 형성하는 단계;개별 반도체 장치를 형성하기 위하여 제 1 캡슐제, 웨이퍼 및 제 2 캡슐제의 결합된 구조를 개별화하는 단계를 포함하는 반도체 장치 제조 방법.
- 제 6 항에 있어서, 도전성 소자들은 도전성 금속으로 만들어진 연결 범프들인 방법.
- 제 6 항에 있어서, 도전성 소자들은 도전성 금속으로 만들어진 솔더 볼들인 방법.
- 제 6 항에 있어서, 웨이퍼의 활성 표면에 제 1 캡슐제를 형성한 후, 제 1 캡슐제의 두께와 도전성 소자들의 높이를 줄이기 위하여 제 1 캡슐제와 도전성 소자들을 연마하는 단계를 더 포함하는 방법.
- 제 9 항에 있어서, 제 1 캡슐제와 도전성 소자들을 연마한 후, 웨이퍼의 두께를 줄이기 위하여 웨이퍼의 비활성 표면을 연마하는 단계를 더 포함하는 방법.
- 제 6 항에 있어서, 웨이퍼의 비활성 표면에 제 2 캡슐제를 형성한 후, 제 2 캡슐제의 두께를 줄이기 위하여 제 2 캡슐제를 연마하는 단계를 더 포함하는 방법.
- 제 6 항에 있어서, 결합된 구조를 개별화한 후, 제 2 캡슐제에 열 스프레더 (heat spreader)를 부착하는 단계를 더 포함하는 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2001-0052792A KR100446913B1 (ko) | 2001-08-30 | 2001-08-30 | 칩 캐리어를 사용하지 않는 반도체 장치 및 그 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| KR10-2001-0052792A KR100446913B1 (ko) | 2001-08-30 | 2001-08-30 | 칩 캐리어를 사용하지 않는 반도체 장치 및 그 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20030018592A KR20030018592A (ko) | 2003-03-06 |
| KR100446913B1 true KR100446913B1 (ko) | 2004-09-04 |
Family
ID=37416878
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2001-0052792A KR100446913B1 (ko) | 2001-08-30 | 2001-08-30 | 칩 캐리어를 사용하지 않는 반도체 장치 및 그 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100446913B1 (ko) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5814894A (en) * | 1995-04-07 | 1998-09-29 | Nitto Denko Corporation | Semiconductor device, production method thereof, and tape carrier for semiconductor device used for producing the semiconductor device |
| JP2001085453A (ja) * | 1999-09-10 | 2001-03-30 | Rohm Co Ltd | 半導体装置の製造方法 |
-
2001
- 2001-08-30 KR KR10-2001-0052792A patent/KR100446913B1/ko not_active IP Right Cessation
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5814894A (en) * | 1995-04-07 | 1998-09-29 | Nitto Denko Corporation | Semiconductor device, production method thereof, and tape carrier for semiconductor device used for producing the semiconductor device |
| JP2001085453A (ja) * | 1999-09-10 | 2001-03-30 | Rohm Co Ltd | 半導体装置の製造方法 |
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|---|---|
| KR20030018592A (ko) | 2003-03-06 |
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