KR940006578B1 - 반도체 패케이지 및 그 제조방법 - Google Patents

반도체 패케이지 및 그 제조방법 Download PDF

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Abstract

내용 없음.

Description

반도체 패케이지 및 그 제조방법
제1도는 종래의 봉지수지형 반도체 패케이지의 단면도.
제2도는 종래의 TAB형 반도체 패케이지의 단면도.
제3도 (a),(b)는 이 발명에 따른 반도체 패케이지의 단면도.
제4도 이 발명에 따른 반도체 패케이지를 인쇄회로 기판에 실장한 일실시예를 나타낸 단면도이다.
이 발명은 반도체 패케이지 및 그 제조방법에 관한 것으로, 특히 2개 또는 2개 이상 적층되는 칩의 패드에 TAB(Tape automated bonding) 테이프를 접합시켜 고밀도실장을 할 수 있게 하는 반도체 패케이지및 그 제조방법에 관한 것이다.
일반적으로 수지봉지형 패케이지(1)는 제1도에 도시한 바와 같이 리드프레임의 패드(3)상에 부착되는 칩(5)과, 봉지수지에 의하여 봉합되는 리드프레임의 내부리드(7)과, 상기 칩(5)의 패드를 연결하는 미세금속선(9)과, 미세금속선으로 연결된 상기 칩과 내부리드를 봉합하는 봉지수지(11)와 절단/절고된 봉지수지의 외부리이드(13)를 포함하여 이루어진다.
따라서 수지봉지형 반도체 패케이지는 비교적 큰 두께와 외부리이드에 의하여 기판의 면적을 많이 필요로 하게 된다. 또한 상기 패케이지는 2개 이상의 칩을 적층하는데 많은 어려움이 있어 고밀도 실장할 수 없게 된다.
종래의 TAB(Tape Automated Bonding)형 반도체 패케이지(21)는 제2도에 도시한 바와 같이 테이프상에 형성된 리이드(23)와 칩(25)의 패드를 금속돌기(bump)(27)에 의하여 연결되게 되고 노출되는 상기 칩(25)의 표면을 보호막(29)으로 보호되게 된다.
따라서 종래의 TAB형 반도체 패케이지는 종래의 수지봉지형 반도체 패케이지보다 두께가 얇아 실장밀도를 높게할 수 있으나 비교적 긴 외부리이드(out lead)에 의하여 더이상 실장밀도를 향상시킬 수 없게 된다. 또한 상기 패케이지는 2개 이상의 칩을 적층하는데 어려움이 있어 고밀도 실장될 수 없게 된다.
이 발명은 상기한 문제점을 해결하기 위하여 플립 칩(flip chip) 기술과 TAB 기술로 고밀도 실장할 수 있는 반도체 패케이지 및 그 제조방법을 제공하는네 그 목적이 있다.
이 발명은 상기한 목적을 달성하기 위하여 적층된 다수개의 칩과, 상기 칩의 패드상의 금속돌기(bump)와 접합되는 금속배선을 갖는 탄력적인(flexible) TAB테이프와, 노출되는 상기 칩의 영역상에 형성되는 보호막을 포함하여 이루어짐을 특징으로 한다.
이 발명은 상기한 목적을 달성하기 위하여 다수개의 칩을 적층하는 공정과, 상기 칩의 패드에 형성된 금속돌기에 탄력적인(flexibIe) TAB테이프의 소정영역을 접합시키는 공정과 노출되는 상기 칩의 영역상에 보호막을 형성하는 공정을 포함하여 이루어짐을 특징으로 한다.
이하 이 발명을 첨부도면을 참조하여 상세히 설명한다.
제3도(a),(b)는 이 발명에 따른 반도체 패케이지의 실시예를 나타낸 단면도이다.
제3도(a)를 참조하면, 반도체 패케이지(31)는 일정한 간격을 두고 적층된 2개(또는 2개 이상)의 칩(32),(33)과, 상기 칩(32),(33)의 패드상의 금(Au)으로된 범프(35) 또는 TAB테이프의 리이드상의 범프(35)에 의하여 상기 칩(32),(33)의 공통 패드를 상호 연결하는 TAB테이프(37)와 노출되는 상기 칩의 표면상에 형성되는 보호막(39)으로 이루어진다.
제3도(b)를 참조하면, 반도체 패케이지(41)는 일정한 간격을 두고, 적층된 2개(또는 2개 이상)의 칩(32),(33)과, 상기 칩(32),(33)의 패드상의 금(Au)으로 된 범프(35) 또는 TAB테이프의 리이드상의 범프(35)에 의하여 상기 칩(32),(33)의 공통 패드를 상호 연결하는 TAB테이프(37)와, 상기 칩의 측면 및 모서리와 전기적 단락이 될 수 있는 TAB테이프의 리이드상에 형성되는 상기 단락을 방지하는 절연막(48)과 노출되는 상기 칩의 표면상에 형성되는 보호막(39)으로 이루어진다.
메모리 소자의 용량을 확대하기 위하여 대칭구조를 가지며 동일한 기능을 갖는 2개의 반도체 메모리 칩(32),(33)을 일정한 간격을 두고 적층한 후 탄력적인(flexible) TAB테이프상의 리이드에 형성된 금(Au)으로 된 범프(35) 또는 상기 적층된 칩의 패드에 형성된 범프(35)에 열을 가하여 상기 칩과 TAB테이프(37)를 접합시키거나 상기 칩의 모서리부분 또는 측면부분과 접촉하여 전기적 단락의 가능성이 있는 TAB테이프의 리이드상에 절연막(48)이 헝성된 TAB테이프(47)를 접합시킨다. 이후 노출되는 상기 칩의 표면에 보호막(39)을 도포하여 반도체 패케이지(31),(41)를 각각 형성한다.
이후 상기 패케이지(31),(41)를 소켓에 삽입하여 인쇄회로기판(PCB)에 실장하거나 제4도에 도시한 바와 같이 상기 패케이지 테이프의 소정영역과 비어홀(via hole)이 형성된 PCB(51)의 배선(53)을 납(55)으로 실장되게 한다.
따라서 이 발명은 적층된 칩을 TAB테이프에 접합한 간단한 구조의 패케이지를 인쇄회로기판에 직접 실장하거나 소켓을 이용하여 실장함으로써 패케이지의 조립공정을 단순화하고 기판회로의 설계를 자유롭게 할 수 있으며 고밀도 실장할 수 있는 이점이 있다.
또한 이 발명은 패케이지의 리이드를 짧게 형성하여 칩의 특성을 최대한 이용할 수 있고 효율적으로 방열할 수 있는 이점이 있다.

Claims (8)

  1. 반도체 패케이지에 있어서, 적층되는 다수개의 칩과, 범프에 의하여 상기 칩과 연결되는 탄력적인(Flexible) TAB테이프와, 노출되는 상기 칩의 표면을 보호하는 보호막을 포함하여 이루어지는 반도체 패케이지.
  2. 제1항에 있어서, 적층되는 칩은 2개 또는 2개이상임을 특징으로 하는 반도체 패케이지.
  3. 제1항에 있어서, 적층되는 칩은 메모리 소자임을 특징으로 하는 반도체 패케이지.
  4. 제1항에 있어서, 범프는 상기 칩의 패드 또는 TAB테이프의 리이드상에 형성됨을 특징으로 하는 반도체 패케이지.
  5. 제1항에 있어서, 상기 적층되는 칩의 공통 패드는 서로 연결되게 됨을 특징으로 하는 반도체 패케이지.
  6. 제1항에 있어서, 상기 칩의 측면 또는 모서리와 상기 테이프는 절연막에 의하여 단락을 방지하게 됨을 특징으로 하는 반도체 패케이지.
  7. 제1항에 있어서, 상기 칩은 서로 일정한 간격을 두고 적층됨을 특징으로 하는 반도체 패케이지.
  8. 반도체 패케이지의 제조방법에 있어서, 다수개의 칩을 적층하는 공정과, 탄력적인(flexible) TAB테이프상의 범프 또는 상기 칩상의 범프에 의하여 상기 칩과 TAB테이프를 접합시키는 공정과 접합된 상기 칩의 표면상에 보호막을 형성하는 공정을 포함하여 이루어지는 반도체 패케이지의 제조방법.
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