JPS61137335A - 半導体装置 - Google Patents

半導体装置

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JPS61137335A
JPS61137335A JP59260141A JP26014184A JPS61137335A JP S61137335 A JPS61137335 A JP S61137335A JP 59260141 A JP59260141 A JP 59260141A JP 26014184 A JP26014184 A JP 26014184A JP S61137335 A JPS61137335 A JP S61137335A
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wire
flexible substrate
pad
wire bonding
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English (en)
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Megumi Sakamaki
坂巻　恵
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Original Assignee
Toshiba Corp
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Publication date
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は半導体素子を基板に実装した半導体装置に係り
、その実装構造の改良に関する。
〔発明の技術的背景〕
近時、電子機器の小形、軽量化に伴い、混成集積口路（
ハイブリッドＩＣ）が多く使用されるようになってきた
。この混成集積回路は、一般に、絶縁基板に導体や抵抗
等を形成し、この基板の上記導体ランドに、リード線の
ないチップタイプの受動素子や能動素子等の半導体素子
を半田付けして構成されている。
上記絶縁基板としてポリイミド樹脂などのフィルムを用
いた、いわゆるフレキシブル基板は、機器に対する取付
けの自由度が高いため、小形の電子機器に多用されてい
る。
高密度実装の傾向としては、半導体素子を例にとると、
パッケージングがデュアルインライン型からフラットタ
イプへと小形、薄形に代わってきているが、さらにこれ
に代わってペアチップを直接ワイヤーボンディングによ
って実装することが試みられ、高密度化に大きく寄与し
ている。
第４図および第５図に従来の、フレキシブル基板にペア
チップをマウントし、ワイヤーボンディングした構造を
示す。４０はポリイミド樹脂などよりなるフレキシブル
基板であり、その−側面に予め、導体パターン４１、半
導体素子例えばＩＣペアチップ５０のダイボンディング
用バッド４２およびワイヤーボンディング用バッド４３
・・・を構成しである。
上記ＩＣペアチップ５０は、その表面にパッシベイショ
ン膜５２を形成しである。
上記フレキシブル基板４０のダイボンディング用バッド
４２にＩＣペアチップ５０を接着（ダイボンディング）
し、このＩＣペアチップ５０のワイヤーボンディング用
バッド５１・・・と上記フレキシブル基板４０のワイヤ
ーボンディング用バッド４３・・・の間にワイヤー５３
・・・を接続（ボンディング）する。この後、ＩＣペア
チップ５０およびワイヤー５３・・・をエポキシ樹脂な
どのコーティング材５４によりモールド封止する。
なお、第５図はモールド封止前の状態を示す平面図であ
り、ワイヤー５３・・・を省略しである。
〔背景技術の問題点〕
上記のような実装構造は、フレキシブル基板４０の一側
面にＩＣペアチップ５０がマウントされ、かつこの−側
面側でワイヤーボンディングされているので、いわゆる
フェイスアップ実装構造と称されている。
しかしながら、このような構造によると、フレキシブル
基板４０の一側面にＩＣペアチップ５０がマウントされ
、かつこの−側面側でワイヤーボンディングされている
ので、エポキシ樹脂５４によるモールド高さｈが必然的
に高くなり、かつ大形化する。このため基板の可撓性が
モールド樹脂５４によって阻害され易くなり、フレキシ
ブル基板の利点が充分に生かしきれない。
これを防止するためには、モールド高ざｈを小さくすれ
ばよいが、ワイヤー５３・・・の形状をループ形にする
限りにおいてはモールド高さｈを小さくするのには限界
がある。
また、第５因の平面図より判るように、中央にダイボン
ディング用バッド４２が配置されるとともに、周囲にワ
イヤーボンディング用バッド４３・・・が配置されるた
め、ワイヤー５３・・・の引き回しの自由度が少ない。
しかも、ワイヤーボンディングに、超音波ボンディング
を採用した場合には、そのボンディングの方向によって
ボンディング強度が低下するという性質があり、この方
向性のためワイヤーボンディング用バッド４３・・・の
配置が制約を受ける。リジッド基板ではこの強度低下は
無視できるが、フレキシブル基板の場合、上記モールド
樹脂部を小さくしたい方向にある現状下では、ワイヤー
やボンディング強度は大きい方が望ましい。
すなわち、ボンディング強度に影響を及ぼすようなバッ
ドの配置は好ましくない。したがってバッドの配置に自
由度が望まれる。
〔発明の目的〕
本発明は上記の事情に着目してなされたもので、その目
的とするのは、ワイヤーボンディング用バッドの配置の
自由度が高くなるとともに、モールド樹脂の高さを小さ
くできて可撓性を向上させることができる半導体装置を
提供しようとするものである。
〔発明の概要〕
本発明は上記目的を達成するため、半導体素子のワイヤ
ーボンディング、用パッドに対向してフレキシブル基板
に一側面から他側面に貫通する開口部を設け、この開口
部に上記半導体素子のワイヤーボンディング用バッドを
臨ませて該半導体素子を上記基板の他側面にフェイスダ
ウンの状態で実装し、上記ワイヤーを上記開口部を挿通
して両ワイヤーボンディング用パッドの間に接続するよ
うにしたことを特徴とする。
〔発明の実施例〕
以下本発明を、第１図および第２図に示す一実施例にも
とづき説明する。
図において１はポリイミド樹脂などのフィルム状フレキ
シブル基板であり、このフレキシブル基板１の表面には
、導体パターン２・・・およびワイヤ−ボンディング用
バッド３・・・が銅箔のエツチングなどの方法により形
成されている。また、４はＩＣペアチップ４であり、こ
のＩＣペアチップ４の表面にはパッシベイション膜５が
形成されている。
上記フレキシブル基板１には、上記ＩＣペアチップ４の
ワイヤーボンディング用パッド６・・・に対向して表面
から裏面に貫通する複数個の開口部７が形成されている
。
このようなフレキシブル基板１の裏面に、上記ＩＣペア
チップ４の表面を対向させ、ＩＣペアチップ４のワイヤ
ーボンディング用パッド６・・・を開口部７に臨ませて
ＩＣペアチップ４をフレキシブル基板１に取付ける。な
お、この取付けは、適宜の接着剤により行なえばよい。
これによりＩＣペアチップ４はフレキシブル基板１の裏
面にフェイスダウンの姿勢でダイボンディングされる。
上記フレキシブル基板１のワイヤーボンディング用パッ
ド３・・・と、ＩＣペアチップ４のワイヤーボンディン
グ用パッド６・・・の間は、ワイヤー８・・・により接
続されている。ワイヤー８・・・は上記開口部７・・・
を挿通され、その一端はフレキシブル基板１の表面に位
置する基板側ワイヤーボンディング用パッド３・・・に
ワイヤーボンディングされているとともに、他端は上記
開口部８・・・に臨んでいるＩＣペアチップ４のワイヤ
ーボンディング用パッド６・・・にワイヤーボンディン
グされている。
そして、フレキシブル基板１の表面側およびＩＣペアチ
ップ４の裏面側はそれぞれエポキシ樹脂などのコーティ
ング材９．１０により封止されている。
このようにして構成された実施例の半導体装置は、フレ
キシブル基板１のワイヤーボンディング用パッド３・・
・と、ＩＣペアチップ４のワイヤーボンディング用パッ
ド６・・・の距離を近接させることができ、かつワイヤ
ー８・・・は開口部７・・・の深さの長さでよいので、
ワイヤー長さを短くすることができる。そして、ＩＣペ
アチップ４のワイヤーボンディング用パッド６が開口部
７・・・により囲まれているので、樹脂モールドを行う
場合あるいはフレキシブル基板１の撓み変形時にワイヤ
ー８・・・に無理な応力が発生せず、ワイヤーの断線や
ワイヤーボンディング部分の剥離を生じ難い。
また、第２図に示すように、フレキシブル基板１の導体
パターン２・・・はＩＣペアチップ４の取付は面とは反
対側の面に配置される。つまり従来では、ＩＣペアチッ
プ４の取付は面と、導体パターン２・・・が同一面側に
あったため、導体パターン２はＩＣペアチップ４の取付
は面を避けた位置に設けなければならず、導体パターン
２の配置に制約があった。これに対し、上記実施例では
導体パターン２・・・をＩＣベアチップ４実装部の反対
面にも設けることができるので、導体パターン２・・・
の配置の自由度が増す。このように、導体パターン２・
・・の引き回しの自由度が増すと、サーモソニックある
いは超音波ボンディング法を採用した場合にワイヤーボ
ンディングに伴うボンディング強度の方向依存性の影響
を回避する位置にパターン設計を行うことが可能となり
、ボンディング強度が向上するので、剥離等の不具合も
防止できる。
ざらに、ワイヤー８・・・の大部分が開口部７・・・の
内部に位置するので、基板１の表面から突出する量が少
なく、基板１の表面から突出するループ高さも小さくな
る。このため、基板１の表面側にコーティングされる樹
脂モールド９の高さｈも低くて済み、樹脂モールド９が
薄形となるから基板１のフレキシビリティを損うことが
軽減される。
第３図は本発明の他の実施例を示し、多層フィルム状基
板への応用を示す。この場合には各フィルム状基板２０
・・・に形成される導体パターン２・・・の引き回しの
自由度がさらに増す。
また、上記各実施例においては、コーティング材により
ＩＣペアチップなどをモールド封止した例を示したが、
このコーティング材によるモールド封止は必ずしも必要
としない。
〔発明の効果〕
以上説明したように本発明によると、フレキシブル基板
に形成した開口部に、半導体素子のワイヤーボンディン
グ用パッドを臨ませて該半導体素子を上記基板の他側面
にフェイスダウンの状態に装着し、ワイヤーを上記開口
部を挿通してフレキシブル基板側のワイヤーボンディン
グ用パッドと半導体素子のワイヤーボンディング用パッ
ドの間に接続するようにしたから、ワイヤーは長さが短
縮されるとともに、上記開口部内に配置されることにな
ってワイヤーに発生する応力を軽減することが出来、ワ
イヤーの断線が防止される。さらに、フレキシブル基板
の一側面に設けられるワイヤディング用パッドは、半導
体素子の実装部の対向面に配置することができ配置の自
由度が高くなる。
しかもワイヤーがフレキシブル基板の一側面側の大きく
突出しなくなり、モールド樹脂の高さを小さくできてフ
レキシブル基板の可撓性を向上させることができる、な
どの利点がある。
【図面の簡単な説明】
第１図および第２図は本発明の一実施例を示し第１図は
断面図、第２図は表面側を示す平面図、面図、第６は表
面側を示す平面図である。 １・・・基板、２・・・導体パターン、３・・・ワイヤ
ーボンディング用パッド、４・・・ＩＣペアチップ（半
導体素子）、６・・・ワイヤーボンディング用パッド、
７・・・開口部、８・・・開口部、９，１０・・・コー
ティング材（樹脂モールド）。 出願人代理人　弁理士　鈴江武彦 第１図 １υ 塩２図 第３図

Claims (2)

    【特許請求の範囲】
  1. （１）表面にワイヤーボンディング用パッドを形成した
    半導体素子をフレキシブル基板に実装し、フレキシブル
    基板の一側面に形成したワイヤーボンディング用パッド
    と上記半導体素子のワイヤーボンディング用パッドとを
    ワイヤーにより接続する半導体装置において、上記半導
    体素子のワイヤーボンディング用パッドに対向してフレ
    キシブル基板に一側面から他側面に貫通する開口部を設
    け、この開口部に上記半導体素子のワイヤーボンディン
    グ用パッドを臨ませて該半導体素子を上記基板の他側面
    に装着し、上記ワイヤーを上記開口部を挿通して両ワイ
    ヤーボンディング用パッドの間に接続したことを特徴と
    する半導体装置。
  2. （２）上記フレキシブル基板に、上記装着された半導体
    素子を包囲してコーティング材にてモールド封止してな
    ることを特徴とする特許請求の範囲第１項記載の半導体
    装置。
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Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5313096A (en) * 1992-03-16 1994-05-17 Dense-Pac Microsystems, Inc. IC chip package having chip attached to and wire bonded within an overlying substrate
EP0614219A1 (en) * 1993-03-04 1994-09-07 International Business Machines Corporation Semiconductor chip packaging technology
US5473514A (en) * 1990-12-20 1995-12-05 Kabushiki Kaisha Toshiba Semiconductor device having an interconnecting circuit board
US5633785A (en) * 1994-12-30 1997-05-27 University Of Southern California Integrated circuit component package with integral passive component
US5640306A (en) * 1994-06-22 1997-06-17 Solaic (Societe Anonyme) Contactless smart card the electronic circuit of which comprises a module
US5854740A (en) * 1995-04-27 1998-12-29 Lg Semicon Co., Ltd. Electronic circuit board with semiconductor chip mounted thereon, and manufacturing method therefor
USRE36916E (en) * 1995-03-21 2000-10-17 Simple Technology Incorporated Apparatus for stacking semiconductor chips
US6885106B1 (en) 2001-01-11 2005-04-26 Tessera, Inc. Stacked microelectronic assemblies and methods of making same
US6913949B2 (en) 2001-10-09 2005-07-05 Tessera, Inc. Stacked packages
US7053485B2 (en) 2002-08-16 2006-05-30 Tessera, Inc. Microelectronic packages with self-aligning features

Cited By (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5646830A (en) * 1990-12-20 1997-07-08 Kabushiki Kaisha Toshiba Semiconductor device having an interconnecting circuit board
US5473514A (en) * 1990-12-20 1995-12-05 Kabushiki Kaisha Toshiba Semiconductor device having an interconnecting circuit board
US5613295A (en) * 1990-12-20 1997-03-25 Kabushiki Kaisha Toshiba Semiconductor device having an interconnecting circuit board and method for manufacturing same
US5715147A (en) * 1990-12-20 1998-02-03 Kabushiki Kaisha Toshiba Semiconductor device having an interconnecting circuit board
EP0631691A4 (en) * 1992-03-16 1997-05-07 Dense Pac Microsystems Inc IC CHIP PACK AND MANUFACTURING METHOD.
US5313096A (en) * 1992-03-16 1994-05-17 Dense-Pac Microsystems, Inc. IC chip package having chip attached to and wire bonded within an overlying substrate
EP0614219A1 (en) * 1993-03-04 1994-09-07 International Business Machines Corporation Semiconductor chip packaging technology
US5640306A (en) * 1994-06-22 1997-06-17 Solaic (Societe Anonyme) Contactless smart card the electronic circuit of which comprises a module
US5633785A (en) * 1994-12-30 1997-05-27 University Of Southern California Integrated circuit component package with integral passive component
USRE36916E (en) * 1995-03-21 2000-10-17 Simple Technology Incorporated Apparatus for stacking semiconductor chips
US5854740A (en) * 1995-04-27 1998-12-29 Lg Semicon Co., Ltd. Electronic circuit board with semiconductor chip mounted thereon, and manufacturing method therefor
US6885106B1 (en) 2001-01-11 2005-04-26 Tessera, Inc. Stacked microelectronic assemblies and methods of making same
US6913949B2 (en) 2001-10-09 2005-07-05 Tessera, Inc. Stacked packages
US7053485B2 (en) 2002-08-16 2006-05-30 Tessera, Inc. Microelectronic packages with self-aligning features

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