JP3672885B2 - 半導体装置 - Google Patents
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Description
【0001】
【発明の属する技術分野】
この発明は、ICチップのコーナー部における密着力を高め、コーナー部に熱歪みが集中してもICコーナー部が剥離したりすることがなく、同時に、ICチップの電源端子の位置に対応してダイパターンを延長して形成することなく、ICチップの電源端子とダイパターンとを自由に接続できるようにした半導体装置に関し、各種の電子機器に用いられる。
【0002】
【従来の技術】
近年、ICチップの高密度搭載に伴い、多数の電極を有する樹脂封止型半導体装置が開発されている。その代表的なものとしては、PGA(ピングリッドアレイ)がある。PGAは回路基板の一方の面にICチップを搭載して樹脂で封止し、他方の面にはICチップと接続した複数のピンを配置した構造をしている。
【0003】
しかし、このPGAはマザーボードに対して着脱可能であるという利点があるものの、ピンがあるので大型となり小型化が難しいという問題があった。
そこで、このPGAに代わる小型の樹脂封止型半導体装置として、BGA(ボールグリッドアレイ)が開発されている。一般的なBGAの構造を図4に基づいて説明する。
【0004】
図4は、従来のBGAを示す断面図である。
このBGAは、次のようにして製作される。ほぼ四角形で板厚が0.2mm程度のガラスエポキシ樹脂等よりなる上下両面に厚さ18μm程度の銅箔張りの樹脂基板1に、複数のスルーホール2を切削ドリル等の手段によりあける。次いで、前記スルーホール2の壁面を含む基板面を洗浄した後、前記樹脂基板1の全表面に無電解メッキ及び電解メッキにより銅メッキ層を形成する。このとき、銅メッキ層は前記スルーホール2内まで施される。
【0005】
次に、メッキレジストをラミネートし、露光現像してパターンマスクを形成した後、通常の回路基板エッチング液であるCuCl2+H2O2を用いてパターンエッチングを行なう。
前記樹脂基板1の上面側にはICチップのダイパターン3及びワイヤーボンディング用の接続電極4を形成し、下面側には半田バンプを形成するパット電極5を形成する。なお、前記接続電極4とパット電極5は前記スルーホール2を介して接続されている。
【0006】
次に、前記樹脂基板1の上下両面の露出している電極の銅メッキ層の表面に、2〜5μm程度のNiメッキ層を施す。さらに、Niメッキ層の上に、ボンディングワイヤとの接続性に優れた0.5μm程度の金メッキ層31を施す。
次に、所定の部分にソルダーレジスト処理を行なって、レジスト膜6を形成することにより、前記樹脂基板1の下面側に、マトリックス状に多数の同一形状の半田付け可能な表面であるレジスト膜開口部を形成する。これによって、回路基板7が完成される。
【0007】
次に、この回路基板7上のダイパターン3の前記金メッキ層31の上にICチップ8を接着剤(ダイボンド材)9を用いて直接固着し、かつ、ICチップ8の電源端子やI/O端子と前記接続電極4とをボンディングワイヤ10で接続する。その後、ICチップ8及びボンディングワイヤ10を熱硬化性の封止樹脂11でトランスファーモールドにより樹脂封止して、前記ICチップ8の遮光と保護を行なう。
【0008】
また、前記樹脂基板1の下面側に形成されている前記パット電極5には半田ボールを供給し、加熱炉で加熱することにより、半田バンプ12を形成する。この半田バンプ12によって、図示しないマザーボード基板のパターンと導通される。
以上によりBGA13が完成される。
【0009】
しかしながら、前述した半導体装置には次の点で改良の余地がある。すなわち、前記BGA13は、BGA13を構成する樹脂基板1に使用するガラスエポキシ樹脂と、トランスファーモールドの封止樹脂11に使用する熱硬化性樹脂、及びICチップ8を搭載するダイパターン3を構成する銅パターンのそれぞれの線膨張係数が、樹脂基板1のガラスエポキシ樹脂は14ppm/℃、封止樹脂11の熱硬化性樹脂は16ppm/℃、及びダイパターン3を構成する銅パターンは17ppm/℃であって、三者の収縮率が異なる。そのため、図4に示すBGA13はICチップ8側に反る傾向になる。
【0010】
図5は、図4の各部断面の応力分布図である。図5によると、樹脂基板1に固着されたICチップ8のコーナー部Aに熱歪みによる応力が集中し、応力はICチップ8のコーナー部Aを頂点にして、中央部B及び樹脂基板1の外周部Cに行くに従って次第に分散されることが理解できる。したがって、コーナー部Aに集中する熱歪みのためにICチップ8の外周周辺部付近において剥離の発生することがある。
【0011】
ここで、各部材間の密着力は、図6に示すように、接着する対象物間で異なり、ダイボンド材と金メッキの場合は、特に密着力が低い。すなわち、図4のBGA13のように、ダイパターン3の上に金メッキ層31を施してある場合には、この部分のダイボンド材との密着力が最も低下する。また、BGA13のパッケージの大きさに対し、ICチップ8の大きさが大きくなるにしたがってこの傾向はさらに大きくなる。
【0012】
これらの原因によって、図4のBGA13は、ICチップ8の外周周辺部付近が剥離しやすい。そして、ICチップ8が剥離して動いてしまうと、ボンディングワイヤ10の切れ等が発生する。
なお、USP5077633号において、ポリイミドフィルム等の絶縁材(レジスト)上にダイボンド材によってICを接着搭載する半導体装置が提案されている。この半導体装置の技術を用いれば、図6に示すように、絶縁材(レジスト)とダイボンド材の密着力の方が金メッキとダイボンド材の密着力より高いことから、ICチップの剥離防止に役立つことが考えられる。
【0013】
しかしながら、USP5077633号の半導体装置にあっては、ICチップへの電源供給に関する問題点については解決手段が示されていない。すなわち、半導体装置においては、高集積化,高速化に対応して電源を安定供給するため多数の電源供給用のボンディングワイヤが必要となっているが、USP5077633号においては多数の電源供給用ボンディングワイヤの接続態様までは開示されていない。
【0014】
一方、特開昭60−20524号においては、ICチップの搭載部とリード導体膜配列部との間にICチップを取り囲むようにして電源導体膜を配設し、ICチップ上の多数の電源端子とこの電源導体膜の間をボンディングワイヤで接続する半導体装置が提案されている。この半導体装置によれば、多数本のボンディングワイヤを電源導体膜とICチップの間で自由に接続できるので安定した電源供給が可能となる。
【0015】
しかしながら、特開昭60−20524号の半導体装置にあっては、上記したICチップの剥離防止についての技術はなんら開示されていない。
近年のように、高信頼性と高密度集積化を同時に要求される半導体装置においては、上記したICチップの剥離防止と電源供給用ボンディングワイヤの自由な接続とは、同時に充たされなければならない絶対的条件となりつつある。
しかし、上記のように、従来は、いずれか一方の条件しか充たしておらず、両条件を同時に充たす半導体装置は存在しなかった。
【0016】
【発明が解決しようとする課題】
したがって、本発明はICチップの剥離がなく、しかも電源供給用ボンディングワイヤの接続を自由に行なえるようにして、信頼性が高く、かつ、高密度集積を可能ならしめた半導体装置の提供を目的としている。
【0017】
【課題を解決するための手段】
上記目的を達成するために、請求項1に記載の発明は、回路基板上に形成したダイパターンと、このダイパターンの周囲に形成したリードパターンと、前記ダイパターン上に搭載したICチップとを有し、前記ICチップと前記リードパターンをワイヤーボンディングで接続した半導体装置において、前記ダイパターンは、外形が前記ICチップよりも小さい主パターンと、前記ICチップの搭載位置の外側に配設されたボンディングパターンと、前記主パターンと前記ボンディングパターンとを接続する結合パターンとを有し、前記回路基板は、少なくとも前記ICチップのコーナー部と対応する部分に絶縁性被膜を有している構成としてある。
【0018】
これによって、半導体装置を構成する樹脂基板、封止樹脂及びICチップを搭載するダイパターンのそれぞれの線膨張係数の違いに起因してICチップのコーナー部へ熱歪みが集中しても、コーナー部は密着力が高い絶縁性被膜とダイボンド材の接着なので、ICチップのコーナー部が剥離したりすることがなく、半導体装置の信頼性を著しく向上させる。また、ICチップの電源端子の位置に合わせてダイパターンの一部を外側に延出させることが不要で、ダイパターンと電源端子間のボンディングワイヤの接続を自由に行なうことができ、ICチップの高密度集積化,大型化に容易に対応することができる。
【0019】
また、請求項2に記載の発明は、前記ボンディングパターンが、前記主パターンを囲むように四辺に配設され、前記結合パターンが、前記主パターンから前記ボンディングパターンに向けて放射状に配設されている構成としてある。
この場合、請求項3に記載するように、前記結合パターンは、前記ICチップのコーナー部と対応する部分を避けて配設されているとよい。
このような構成とすると、熱歪みの最も集中するICのコーナー部に対応する部分に結合パターンを形成することが避けられ、ICの信頼性をより高めることが可能となる。
【0020】
さらに、請求項4に記載するように、前記絶縁性被膜を、前記主パターンの一部を露出するよう被着してもよい。
例えば、ICチップのコーナー部に対応する部分の各々に、絶縁性被膜を別個独立に被着することで、前記主パターンの一部を露出させることができる。
また、前記絶縁性被膜は、請求項5に記載するように、前記結合パターンの形成領域を実質的に覆うように、リング状に形成されていてもよい。
【0021】
請求項6に記載の発明は、前記絶縁性被膜がメッキレジストであり、このメッキレジストで覆われていない電極パターンには、金メッキが施されている構成としてある。
絶縁性被膜とダイボンド材の密着力の方が金メッキとダイボンド材の密着力より高い。したがって、このように構成することで、コーナー部分のダイボンド材との密着力の低下を防止することができる。
【0022】
なお、メッキレジストとしては、例えば、請求項7に記載するように現像型液状ソルダーレジストを用いることができる。
また、請求項8に記載するように、前記主パターンは、スルーホールを介して半田パンプを有するパット電極と接続するものとしてもよい。
さらに、請求項9に記載するように、電源パターンを、前記ボンディングパターンと前記リードパターンとの間に形成し、この電源パターンと前記ICチップとをボンディングワイヤで接続してもよい。
【0023】
【発明の実施の形態】
本発明を、添付の図面にもとづいて詳細に説明する。
図1及び図2は本発明の第一の実施形態で、図1はBGAパッケージの平面図、図2は図1のB−B線断面に相当する要部断面図である。
なお、図において、従来技術と同一部材,同一部位は同一符号で示す。
【0024】
この第一の実施形態の半導体装置は、前述した図4に示す従来技術と同様に、樹脂基板1の両面に薄い銅箔が積層されていて、スルーホール2の穴明け加工後、両面銅張りされた樹脂基板1の全表面に無電解銅メッキ及び電解銅メッキにより銅メッキ層を形成する。
【0025】
次いで、メッキレジストをラミネートし、露光現像してパターンマスクを形成した後、エッチング液を用いてパターンエッチングを行なうことにより上面側にはICチップのダイパターン,電源パターン3b及びリードパターン4を形成し、下面側には半田バンプを形成するパット電極5を形成する。
ここで、前記したダイパターンは、主パターン3,ボンディングパターン3a及び主パターン3とボンディングパターン3aを接続する結合パターン3dから形成されている(以下の説明では、主パターン3,ボンディングパターン3a及び結合パターン3dを総称して「ダイパターン」というときがある)。
【0026】
主パターン3は、ICチップ8の外形よりも小さな外形としてあり、ボンディングパターン3aは、ICチップ8の搭載される位置の外側周辺に形成してある。
そして、この主パターン3とボンディングパターン3aとを電気的に接続する結合パターン3dは、主パターン3から放射状に外側に延長するように、複数本形成されている。この結合パターン3dは、熱歪みの集中するICチップ8のコーナー部Aには位置しないようにするのが好ましい。
【0027】
また、ボンディングパターン3aの外周には、リードパターン4よりも内側に位置するように、ボンディングパターン3aと一定の間隔を開けてその周囲を取り囲む電源パターン3bが設けてある。
なお、樹脂基板1の上面にある主パターン3、電源パターン3b(Vss)及びリードパターン4は、スルーホール2を介して樹脂基板1の下面にあるパット電極5と接続されている。
【0028】
絶縁性被膜は、ダイパターン上の、少なくともICチップ8のコーナー部Aと対応するコーナー部分及びその他所定の部分に絶縁性被膜を形成する。この実施形態では、主パターン3のほぼ中央部と、ICチップ8の各コーナー部Aと対応する部分に被着される。もちろん、ダイパターンの全体を覆うように絶縁性被膜を被着してもよい。
この絶縁性被膜としては、現像型液状ソルダーレジスト、熱硬化型ソルダーレジスト(ポリイミド系/エポキシ系)あるいは接着剤付ポリイミドテープなどを用いることができるが、この実施形態においては、ソルダーレジスト処理により現像型液状ソルダーレジスト膜(以下、レジスト膜という)を形成している。
【0029】
このようにして、ICチップ8の主パターン3のほぼ中央部と、ICチップ8の各コーナー部Aと対応する部分にレジスト膜を被着する。この場合、各コーナー部には、レジスト膜6a,6b,6c,6dがそれぞれ別個独立に被着してあり、主パターン3の中央部にはレジスト膜6が被着してある。これにより、全体としては、主パターン3の一部が露出した状態で、かつ、結合パターン3dを形成してある領域がレジスト膜6a,6b,6c,6dによってほぼ覆われた状態となっている。
【0030】
ICチップ8の電源端子と、ボンディングパターン3a及び電源パターン3bとは、ボンディングワイヤ10で電気的に接続される。
また、樹脂基板1の下面側には、マトリックス状に多数の同一形状の半田付け可能な表面であるレジスト膜の開口部が形成される。これによって、回路基板7が完成される。
なお、ダイパターンのレジスト膜6,6a,6b,6c,6dが被着されない部分及び電源パターン3b,リードパターン4には、金メッキ31が施してある。
【0031】
次に、前記回路基板7の上面側にICチップ8を搭載する。このとき、ICチップ8のコーナー部は、ダイパターン3のコーナー部Aに被着されているレジスト膜6a,6b,6c及び6d上にダイボンド9によって接着される。
また、同時にICチップ8の中央部分は、ダイボンド9によって、ダイパターン3に直接接着される。
【0032】
次に、ICチップ8の電源端子と、前記レジスト膜6a,6b,6c及び6dの外側周辺に露出したダイパターン3a、及びダイパターン3aの外方に一定の間隔を開けて取り囲むように形成された電源パターン3bとをそれぞれボンディングワイヤ10でワイヤーボンディングする。同様に、回路基板7の外側周辺部に形成されているリードパターン4とICチップ8のI/O端子とをボンディングワイヤ10でワイヤーボンディングする。
その後、熱硬化性の封止樹脂11でトランスファーモールドにより樹脂封止してICチップ8の遮光と保護を行なう。
【0033】
また、回路基板7の下面側には、複数の半田付け可能なパット電極5に半田ボールを供給し、加熱炉中で加熱する。これにより、半田バンプ12が形成され、この半田バンプ12によって、図示しないマザーボード基板のパターンと導通される。
以上によりBGA13が完成される。
【0034】
このような構成からなる半導体装置によると、ICチップ8のコーナー部Aは、ダイボンド9を介してレジスト膜6a,6b,6c,6dに接着されているので、図6の表に示すように、従来の金メッキ上にダイボンドを介して接着していた場合に比べ、その密着力ははるかに高い。
【0035】
したがって、樹脂基板1と、この樹脂基板1上にダイパターン3を形成するための銅パターンと、前記ICチップ8を樹脂封止する封止樹脂11の収縮率の差に起因してICチップ8のコーナー部Aに熱歪みが集中しても、ICチップ8のコーナー部Aは剥離することがない。また、レジスト膜6a,6b,6c及び6dは、その内周側の形状を湾曲形状としてあるので、ダイボンド9の流れが均一となり、気泡の発生を防止することもできる。
【0036】
さらに、ボンディングパターン3aはICチップ8の外形よりも大きな外形となっており、レジスト膜6a,6b,6c,6dは、ICチップの外形より大きいが、ボンディングパターン3aの外形よりは小さく形成されている。したがって、レジスト膜6a,6b,6c,6dの外周に露出したボンディングパターン3a及び電源パターン3bと、ICチップ8の電源端子とを多数本のボンディングワイヤ10で接続するのに、ICチップ8の電源端子の位置に対応してボンディングパターン3a及び電源パターン3bを延長して引き出さなくても、電源端子をボンディングパターン3a及び電源パターン3bに対して自由に接続することができる。
【0037】
図3は、本発明半導体装置の第二の実施形態を示す平面図である。
この半導体装置においては、前記第一の実施形態において、それぞれ別個独立に形成してあったコーナー部のレジスト膜6a,6b,6c及び6dの代わりに、これらレジスト膜を一体化してリング状レジスト膜6eとしてある。
このような構成の半導体装置によっても前記第一の実施形態の半導体装置と同様な作用、効果を奏する。
【0038】
なお、上記説明はBGAの半導体装置について行なったが、本発明は、その他の半導体装置、例えば、ピングリッドアレイ(PGA)の半導体装置についても適用されることは言うまでもない。
以上のような構成からなる本発明の半導体装置は、各種電子機器に内蔵して用いることができる。
【0039】
【発明の効果】
本発明によれば、ICチップの剥離がなく、しかも電源供給用ボンディングワイヤの接続を自由に行なえ、信頼性が高く、かつ、高密度集積が可能な半導体装置を得ることができる。
【図面の簡単な説明】
【図1】本発明の第一の実施形態で、BGAパッケージの平面図である。
【図2】本発明の第一の実施形態で、図1のB−B線断面に相当する要部断面図である。
【図3】本発明半導体装置の第二の実施形態を示す平面図である。
【図4】一般的なBGAの構造を説明する要部の断面図である。
【図5】図4の各部断面の応力分布図である。
【図6】各部材間の密着力を示す表である。
【符号の説明】
1 樹脂基板
2 スルーホール
3 主パターン
3a ボンディングパターン
3b 電源パターン
3d 結合パターン
4 リードパターン
5 パット電極
6,6a〜6d レジスト膜(絶縁性被膜)
7 回路基板
8 ICチップ
9 ダイボンド
10 ボンディングワイヤ
【発明の属する技術分野】
この発明は、ICチップのコーナー部における密着力を高め、コーナー部に熱歪みが集中してもICコーナー部が剥離したりすることがなく、同時に、ICチップの電源端子の位置に対応してダイパターンを延長して形成することなく、ICチップの電源端子とダイパターンとを自由に接続できるようにした半導体装置に関し、各種の電子機器に用いられる。
【0002】
【従来の技術】
近年、ICチップの高密度搭載に伴い、多数の電極を有する樹脂封止型半導体装置が開発されている。その代表的なものとしては、PGA(ピングリッドアレイ)がある。PGAは回路基板の一方の面にICチップを搭載して樹脂で封止し、他方の面にはICチップと接続した複数のピンを配置した構造をしている。
【0003】
しかし、このPGAはマザーボードに対して着脱可能であるという利点があるものの、ピンがあるので大型となり小型化が難しいという問題があった。
そこで、このPGAに代わる小型の樹脂封止型半導体装置として、BGA(ボールグリッドアレイ)が開発されている。一般的なBGAの構造を図4に基づいて説明する。
【0004】
図4は、従来のBGAを示す断面図である。
このBGAは、次のようにして製作される。ほぼ四角形で板厚が0.2mm程度のガラスエポキシ樹脂等よりなる上下両面に厚さ18μm程度の銅箔張りの樹脂基板1に、複数のスルーホール2を切削ドリル等の手段によりあける。次いで、前記スルーホール2の壁面を含む基板面を洗浄した後、前記樹脂基板1の全表面に無電解メッキ及び電解メッキにより銅メッキ層を形成する。このとき、銅メッキ層は前記スルーホール2内まで施される。
【0005】
次に、メッキレジストをラミネートし、露光現像してパターンマスクを形成した後、通常の回路基板エッチング液であるCuCl2+H2O2を用いてパターンエッチングを行なう。
前記樹脂基板1の上面側にはICチップのダイパターン3及びワイヤーボンディング用の接続電極4を形成し、下面側には半田バンプを形成するパット電極5を形成する。なお、前記接続電極4とパット電極5は前記スルーホール2を介して接続されている。
【0006】
次に、前記樹脂基板1の上下両面の露出している電極の銅メッキ層の表面に、2〜5μm程度のNiメッキ層を施す。さらに、Niメッキ層の上に、ボンディングワイヤとの接続性に優れた0.5μm程度の金メッキ層31を施す。
次に、所定の部分にソルダーレジスト処理を行なって、レジスト膜6を形成することにより、前記樹脂基板1の下面側に、マトリックス状に多数の同一形状の半田付け可能な表面であるレジスト膜開口部を形成する。これによって、回路基板7が完成される。
【0007】
次に、この回路基板7上のダイパターン3の前記金メッキ層31の上にICチップ8を接着剤(ダイボンド材)9を用いて直接固着し、かつ、ICチップ8の電源端子やI/O端子と前記接続電極4とをボンディングワイヤ10で接続する。その後、ICチップ8及びボンディングワイヤ10を熱硬化性の封止樹脂11でトランスファーモールドにより樹脂封止して、前記ICチップ8の遮光と保護を行なう。
【0008】
また、前記樹脂基板1の下面側に形成されている前記パット電極5には半田ボールを供給し、加熱炉で加熱することにより、半田バンプ12を形成する。この半田バンプ12によって、図示しないマザーボード基板のパターンと導通される。
以上によりBGA13が完成される。
【0009】
しかしながら、前述した半導体装置には次の点で改良の余地がある。すなわち、前記BGA13は、BGA13を構成する樹脂基板1に使用するガラスエポキシ樹脂と、トランスファーモールドの封止樹脂11に使用する熱硬化性樹脂、及びICチップ8を搭載するダイパターン3を構成する銅パターンのそれぞれの線膨張係数が、樹脂基板1のガラスエポキシ樹脂は14ppm/℃、封止樹脂11の熱硬化性樹脂は16ppm/℃、及びダイパターン3を構成する銅パターンは17ppm/℃であって、三者の収縮率が異なる。そのため、図4に示すBGA13はICチップ8側に反る傾向になる。
【0010】
図5は、図4の各部断面の応力分布図である。図5によると、樹脂基板1に固着されたICチップ8のコーナー部Aに熱歪みによる応力が集中し、応力はICチップ8のコーナー部Aを頂点にして、中央部B及び樹脂基板1の外周部Cに行くに従って次第に分散されることが理解できる。したがって、コーナー部Aに集中する熱歪みのためにICチップ8の外周周辺部付近において剥離の発生することがある。
【0011】
ここで、各部材間の密着力は、図6に示すように、接着する対象物間で異なり、ダイボンド材と金メッキの場合は、特に密着力が低い。すなわち、図4のBGA13のように、ダイパターン3の上に金メッキ層31を施してある場合には、この部分のダイボンド材との密着力が最も低下する。また、BGA13のパッケージの大きさに対し、ICチップ8の大きさが大きくなるにしたがってこの傾向はさらに大きくなる。
【0012】
これらの原因によって、図4のBGA13は、ICチップ8の外周周辺部付近が剥離しやすい。そして、ICチップ8が剥離して動いてしまうと、ボンディングワイヤ10の切れ等が発生する。
なお、USP5077633号において、ポリイミドフィルム等の絶縁材(レジスト)上にダイボンド材によってICを接着搭載する半導体装置が提案されている。この半導体装置の技術を用いれば、図6に示すように、絶縁材(レジスト)とダイボンド材の密着力の方が金メッキとダイボンド材の密着力より高いことから、ICチップの剥離防止に役立つことが考えられる。
【0013】
しかしながら、USP5077633号の半導体装置にあっては、ICチップへの電源供給に関する問題点については解決手段が示されていない。すなわち、半導体装置においては、高集積化,高速化に対応して電源を安定供給するため多数の電源供給用のボンディングワイヤが必要となっているが、USP5077633号においては多数の電源供給用ボンディングワイヤの接続態様までは開示されていない。
【0014】
一方、特開昭60−20524号においては、ICチップの搭載部とリード導体膜配列部との間にICチップを取り囲むようにして電源導体膜を配設し、ICチップ上の多数の電源端子とこの電源導体膜の間をボンディングワイヤで接続する半導体装置が提案されている。この半導体装置によれば、多数本のボンディングワイヤを電源導体膜とICチップの間で自由に接続できるので安定した電源供給が可能となる。
【0015】
しかしながら、特開昭60−20524号の半導体装置にあっては、上記したICチップの剥離防止についての技術はなんら開示されていない。
近年のように、高信頼性と高密度集積化を同時に要求される半導体装置においては、上記したICチップの剥離防止と電源供給用ボンディングワイヤの自由な接続とは、同時に充たされなければならない絶対的条件となりつつある。
しかし、上記のように、従来は、いずれか一方の条件しか充たしておらず、両条件を同時に充たす半導体装置は存在しなかった。
【0016】
【発明が解決しようとする課題】
したがって、本発明はICチップの剥離がなく、しかも電源供給用ボンディングワイヤの接続を自由に行なえるようにして、信頼性が高く、かつ、高密度集積を可能ならしめた半導体装置の提供を目的としている。
【0017】
【課題を解決するための手段】
上記目的を達成するために、請求項1に記載の発明は、回路基板上に形成したダイパターンと、このダイパターンの周囲に形成したリードパターンと、前記ダイパターン上に搭載したICチップとを有し、前記ICチップと前記リードパターンをワイヤーボンディングで接続した半導体装置において、前記ダイパターンは、外形が前記ICチップよりも小さい主パターンと、前記ICチップの搭載位置の外側に配設されたボンディングパターンと、前記主パターンと前記ボンディングパターンとを接続する結合パターンとを有し、前記回路基板は、少なくとも前記ICチップのコーナー部と対応する部分に絶縁性被膜を有している構成としてある。
【0018】
これによって、半導体装置を構成する樹脂基板、封止樹脂及びICチップを搭載するダイパターンのそれぞれの線膨張係数の違いに起因してICチップのコーナー部へ熱歪みが集中しても、コーナー部は密着力が高い絶縁性被膜とダイボンド材の接着なので、ICチップのコーナー部が剥離したりすることがなく、半導体装置の信頼性を著しく向上させる。また、ICチップの電源端子の位置に合わせてダイパターンの一部を外側に延出させることが不要で、ダイパターンと電源端子間のボンディングワイヤの接続を自由に行なうことができ、ICチップの高密度集積化,大型化に容易に対応することができる。
【0019】
また、請求項2に記載の発明は、前記ボンディングパターンが、前記主パターンを囲むように四辺に配設され、前記結合パターンが、前記主パターンから前記ボンディングパターンに向けて放射状に配設されている構成としてある。
この場合、請求項3に記載するように、前記結合パターンは、前記ICチップのコーナー部と対応する部分を避けて配設されているとよい。
このような構成とすると、熱歪みの最も集中するICのコーナー部に対応する部分に結合パターンを形成することが避けられ、ICの信頼性をより高めることが可能となる。
【0020】
さらに、請求項4に記載するように、前記絶縁性被膜を、前記主パターンの一部を露出するよう被着してもよい。
例えば、ICチップのコーナー部に対応する部分の各々に、絶縁性被膜を別個独立に被着することで、前記主パターンの一部を露出させることができる。
また、前記絶縁性被膜は、請求項5に記載するように、前記結合パターンの形成領域を実質的に覆うように、リング状に形成されていてもよい。
【0021】
請求項6に記載の発明は、前記絶縁性被膜がメッキレジストであり、このメッキレジストで覆われていない電極パターンには、金メッキが施されている構成としてある。
絶縁性被膜とダイボンド材の密着力の方が金メッキとダイボンド材の密着力より高い。したがって、このように構成することで、コーナー部分のダイボンド材との密着力の低下を防止することができる。
【0022】
なお、メッキレジストとしては、例えば、請求項7に記載するように現像型液状ソルダーレジストを用いることができる。
また、請求項8に記載するように、前記主パターンは、スルーホールを介して半田パンプを有するパット電極と接続するものとしてもよい。
さらに、請求項9に記載するように、電源パターンを、前記ボンディングパターンと前記リードパターンとの間に形成し、この電源パターンと前記ICチップとをボンディングワイヤで接続してもよい。
【0023】
【発明の実施の形態】
本発明を、添付の図面にもとづいて詳細に説明する。
図1及び図2は本発明の第一の実施形態で、図1はBGAパッケージの平面図、図2は図1のB−B線断面に相当する要部断面図である。
なお、図において、従来技術と同一部材,同一部位は同一符号で示す。
【0024】
この第一の実施形態の半導体装置は、前述した図4に示す従来技術と同様に、樹脂基板1の両面に薄い銅箔が積層されていて、スルーホール2の穴明け加工後、両面銅張りされた樹脂基板1の全表面に無電解銅メッキ及び電解銅メッキにより銅メッキ層を形成する。
【0025】
次いで、メッキレジストをラミネートし、露光現像してパターンマスクを形成した後、エッチング液を用いてパターンエッチングを行なうことにより上面側にはICチップのダイパターン,電源パターン3b及びリードパターン4を形成し、下面側には半田バンプを形成するパット電極5を形成する。
ここで、前記したダイパターンは、主パターン3,ボンディングパターン3a及び主パターン3とボンディングパターン3aを接続する結合パターン3dから形成されている(以下の説明では、主パターン3,ボンディングパターン3a及び結合パターン3dを総称して「ダイパターン」というときがある)。
【0026】
主パターン3は、ICチップ8の外形よりも小さな外形としてあり、ボンディングパターン3aは、ICチップ8の搭載される位置の外側周辺に形成してある。
そして、この主パターン3とボンディングパターン3aとを電気的に接続する結合パターン3dは、主パターン3から放射状に外側に延長するように、複数本形成されている。この結合パターン3dは、熱歪みの集中するICチップ8のコーナー部Aには位置しないようにするのが好ましい。
【0027】
また、ボンディングパターン3aの外周には、リードパターン4よりも内側に位置するように、ボンディングパターン3aと一定の間隔を開けてその周囲を取り囲む電源パターン3bが設けてある。
なお、樹脂基板1の上面にある主パターン3、電源パターン3b(Vss)及びリードパターン4は、スルーホール2を介して樹脂基板1の下面にあるパット電極5と接続されている。
【0028】
絶縁性被膜は、ダイパターン上の、少なくともICチップ8のコーナー部Aと対応するコーナー部分及びその他所定の部分に絶縁性被膜を形成する。この実施形態では、主パターン3のほぼ中央部と、ICチップ8の各コーナー部Aと対応する部分に被着される。もちろん、ダイパターンの全体を覆うように絶縁性被膜を被着してもよい。
この絶縁性被膜としては、現像型液状ソルダーレジスト、熱硬化型ソルダーレジスト(ポリイミド系/エポキシ系)あるいは接着剤付ポリイミドテープなどを用いることができるが、この実施形態においては、ソルダーレジスト処理により現像型液状ソルダーレジスト膜(以下、レジスト膜という)を形成している。
【0029】
このようにして、ICチップ8の主パターン3のほぼ中央部と、ICチップ8の各コーナー部Aと対応する部分にレジスト膜を被着する。この場合、各コーナー部には、レジスト膜6a,6b,6c,6dがそれぞれ別個独立に被着してあり、主パターン3の中央部にはレジスト膜6が被着してある。これにより、全体としては、主パターン3の一部が露出した状態で、かつ、結合パターン3dを形成してある領域がレジスト膜6a,6b,6c,6dによってほぼ覆われた状態となっている。
【0030】
ICチップ8の電源端子と、ボンディングパターン3a及び電源パターン3bとは、ボンディングワイヤ10で電気的に接続される。
また、樹脂基板1の下面側には、マトリックス状に多数の同一形状の半田付け可能な表面であるレジスト膜の開口部が形成される。これによって、回路基板7が完成される。
なお、ダイパターンのレジスト膜6,6a,6b,6c,6dが被着されない部分及び電源パターン3b,リードパターン4には、金メッキ31が施してある。
【0031】
次に、前記回路基板7の上面側にICチップ8を搭載する。このとき、ICチップ8のコーナー部は、ダイパターン3のコーナー部Aに被着されているレジスト膜6a,6b,6c及び6d上にダイボンド9によって接着される。
また、同時にICチップ8の中央部分は、ダイボンド9によって、ダイパターン3に直接接着される。
【0032】
次に、ICチップ8の電源端子と、前記レジスト膜6a,6b,6c及び6dの外側周辺に露出したダイパターン3a、及びダイパターン3aの外方に一定の間隔を開けて取り囲むように形成された電源パターン3bとをそれぞれボンディングワイヤ10でワイヤーボンディングする。同様に、回路基板7の外側周辺部に形成されているリードパターン4とICチップ8のI/O端子とをボンディングワイヤ10でワイヤーボンディングする。
その後、熱硬化性の封止樹脂11でトランスファーモールドにより樹脂封止してICチップ8の遮光と保護を行なう。
【0033】
また、回路基板7の下面側には、複数の半田付け可能なパット電極5に半田ボールを供給し、加熱炉中で加熱する。これにより、半田バンプ12が形成され、この半田バンプ12によって、図示しないマザーボード基板のパターンと導通される。
以上によりBGA13が完成される。
【0034】
このような構成からなる半導体装置によると、ICチップ8のコーナー部Aは、ダイボンド9を介してレジスト膜6a,6b,6c,6dに接着されているので、図6の表に示すように、従来の金メッキ上にダイボンドを介して接着していた場合に比べ、その密着力ははるかに高い。
【0035】
したがって、樹脂基板1と、この樹脂基板1上にダイパターン3を形成するための銅パターンと、前記ICチップ8を樹脂封止する封止樹脂11の収縮率の差に起因してICチップ8のコーナー部Aに熱歪みが集中しても、ICチップ8のコーナー部Aは剥離することがない。また、レジスト膜6a,6b,6c及び6dは、その内周側の形状を湾曲形状としてあるので、ダイボンド9の流れが均一となり、気泡の発生を防止することもできる。
【0036】
さらに、ボンディングパターン3aはICチップ8の外形よりも大きな外形となっており、レジスト膜6a,6b,6c,6dは、ICチップの外形より大きいが、ボンディングパターン3aの外形よりは小さく形成されている。したがって、レジスト膜6a,6b,6c,6dの外周に露出したボンディングパターン3a及び電源パターン3bと、ICチップ8の電源端子とを多数本のボンディングワイヤ10で接続するのに、ICチップ8の電源端子の位置に対応してボンディングパターン3a及び電源パターン3bを延長して引き出さなくても、電源端子をボンディングパターン3a及び電源パターン3bに対して自由に接続することができる。
【0037】
図3は、本発明半導体装置の第二の実施形態を示す平面図である。
この半導体装置においては、前記第一の実施形態において、それぞれ別個独立に形成してあったコーナー部のレジスト膜6a,6b,6c及び6dの代わりに、これらレジスト膜を一体化してリング状レジスト膜6eとしてある。
このような構成の半導体装置によっても前記第一の実施形態の半導体装置と同様な作用、効果を奏する。
【0038】
なお、上記説明はBGAの半導体装置について行なったが、本発明は、その他の半導体装置、例えば、ピングリッドアレイ(PGA)の半導体装置についても適用されることは言うまでもない。
以上のような構成からなる本発明の半導体装置は、各種電子機器に内蔵して用いることができる。
【0039】
【発明の効果】
本発明によれば、ICチップの剥離がなく、しかも電源供給用ボンディングワイヤの接続を自由に行なえ、信頼性が高く、かつ、高密度集積が可能な半導体装置を得ることができる。
【図面の簡単な説明】
【図1】本発明の第一の実施形態で、BGAパッケージの平面図である。
【図2】本発明の第一の実施形態で、図1のB−B線断面に相当する要部断面図である。
【図3】本発明半導体装置の第二の実施形態を示す平面図である。
【図4】一般的なBGAの構造を説明する要部の断面図である。
【図5】図4の各部断面の応力分布図である。
【図6】各部材間の密着力を示す表である。
【符号の説明】
1 樹脂基板
2 スルーホール
3 主パターン
3a ボンディングパターン
3b 電源パターン
3d 結合パターン
4 リードパターン
5 パット電極
6,6a〜6d レジスト膜(絶縁性被膜)
7 回路基板
8 ICチップ
9 ダイボンド
10 ボンディングワイヤ
Claims (9)
- 回路基板上に形成したダイパターンと、このダイパターンの周囲に形成したリードパターンと、前記ダイパターン上に搭載したICチップとを有し、前記ICチップと前記リードパターンをワイヤーボンディングで接続した半導体装置において、
前記ダイパターンは、外形が前記ICチップよりも小さい主パターンと、前記ICチップの搭載位置の外側に配設されたボンディングパターンと、前記主パターンと前記ボンディングパターンとを接続する結合パターンとを有し、
前記回路基板は、少なくとも前記ICチップのコーナー部と対応するコーナー部分に絶縁性被膜を有していること、
を特徴とする半導体装置。 - 前記ボンディングパターンが、前記主パターンを囲むように四辺に配設され、前記結合パターンが、前記主パターンから前記ボンディングパターンに向けて放射状に配設されていることを特徴とする請求項1記載の半導体装置。
- 前記結合パターンが、前記ICチップのコーナー部と対応する部分を避けて配設されていることを特徴とする請求項1又は2に記載の半導体装置。
- 前記絶縁性被膜が、前記主パターンの一部を露出するよう被着されていることを特徴とする請求項1〜3のいずれかに記載の半導体装置。
- 前記絶縁性被膜が、前記結合パターンの形成領域を実質的に覆うように、リング状に形成されていることを特徴とする請求項1〜4のいずれかに記載の半導体装置。
- 前記絶縁性被膜がメッキレジストであり、このメッキレジストで覆われていない電極パターンには、金メッキが施されていることを特徴とする請求項1〜5のいずれかに記載の半導体装置。
- 前記メッキレジストが現像型液状ソルダーレジストであることを特徴とする請求項6に記載の半導体装置。
- 前記主パターンは、スルーホールを介して半田パンプを有するパット電極と接続されていることを特徴とする請求項1〜7のいずれかに記載の半導体装置。
- 電源パターンを、前記ボンディングパターンと前記リードパターンとの間に形成し、この電源パターンと前記ICチップとをボンディングワイヤで接続したことを特徴とする請求項1〜8のいずれかに記載の半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002110843A JP3672885B2 (ja) | 1994-08-15 | 2002-04-12 | 半導体装置 |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP19150294 | 1994-08-15 | ||
JP6-191502 | 1994-08-15 | ||
JP2002110843A JP3672885B2 (ja) | 1994-08-15 | 2002-04-12 | 半導体装置 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP50719796A Division JP3578770B2 (ja) | 1994-08-15 | 1995-08-15 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2002329807A JP2002329807A (ja) | 2002-11-15 |
JP3672885B2 true JP3672885B2 (ja) | 2005-07-20 |
Family
ID=26506732
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002110843A Expired - Fee Related JP3672885B2 (ja) | 1994-08-15 | 2002-04-12 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3672885B2 (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4651359B2 (ja) * | 2004-10-29 | 2011-03-16 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
JP2007184414A (ja) | 2006-01-06 | 2007-07-19 | Matsushita Electric Ind Co Ltd | 半導体素子実装用基板、半導体装置及び電子機器 |
JP5182651B2 (ja) * | 2009-08-19 | 2013-04-17 | ヤマハ株式会社 | 半導体パッケージ |
-
2002
- 2002-04-12 JP JP2002110843A patent/JP3672885B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2002329807A (ja) | 2002-11-15 |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
A61 | First payment of annual fees (during grant procedure) |
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|
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