JP2002329807A - 半導体装置 - Google Patents
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- H01L2924/301—Electrical effects
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Abstract
(57)【要約】
【課題】 ＩＣチップの剥離がなく、しかも電源供給用
ボンディングワイヤの接続を自由に行なえるようにし
て、信頼性が高く、かつ、高密度集積を可能ならしめた
半導体装置を提供する。 【解決手段】 ＩＣチップ８を回路基板７に搭載し、封
止樹脂１１で樹脂封止する半導体装置において、回路基
板７のＩＣチップ８のコーナー部Ａと対応する位置にコ
ーナー部レジスト膜６ａ，６ｂ，６ｃ，６ｄを形成し、
ＩＣチップ８のコーナー部Ａをダイボンド９を用いてこ
れらコーナー部レジスト膜上に接着する。また、ダイパ
ターンは、外形がＩＣチップ８よりも小さい主パターン
３と、ＩＣチップ８の搭載位置の外側に配設されたボン
ディングパターン３ａと、主パターン３とボンディング
パターン３ａとを接続する結合パターン３ｃとを有して
いる。
ボンディングワイヤの接続を自由に行なえるようにし
て、信頼性が高く、かつ、高密度集積を可能ならしめた
半導体装置を提供する。 【解決手段】 ＩＣチップ８を回路基板７に搭載し、封
止樹脂１１で樹脂封止する半導体装置において、回路基
板７のＩＣチップ８のコーナー部Ａと対応する位置にコ
ーナー部レジスト膜６ａ，６ｂ，６ｃ，６ｄを形成し、
ＩＣチップ８のコーナー部Ａをダイボンド９を用いてこ
れらコーナー部レジスト膜上に接着する。また、ダイパ
ターンは、外形がＩＣチップ８よりも小さい主パターン
３と、ＩＣチップ８の搭載位置の外側に配設されたボン
ディングパターン３ａと、主パターン３とボンディング
パターン３ａとを接続する結合パターン３ｃとを有して
いる。
Description
【０００１】
【発明の属する技術分野】この発明は、ＩＣチップのコ
ーナー部における密着力を高め、コーナー部に熱歪みが
集中してもＩＣコーナー部が剥離したりすることがな
く、同時に、ＩＣチップの電源端子の位置に対応してダ
イパターンを延長して形成することなく、ＩＣチップの
電源端子とダイパターンとを自由に接続できるようにし
た半導体装置に関し、各種の電子機器に用いられる。
ーナー部における密着力を高め、コーナー部に熱歪みが
集中してもＩＣコーナー部が剥離したりすることがな
く、同時に、ＩＣチップの電源端子の位置に対応してダ
イパターンを延長して形成することなく、ＩＣチップの
電源端子とダイパターンとを自由に接続できるようにし
た半導体装置に関し、各種の電子機器に用いられる。
【０００２】
【従来の技術】近年、ＩＣチップの高密度搭載に伴い、
多数の電極を有する樹脂封止型半導体装置が開発されて
いる。その代表的なものとしては、ＰＧＡ（ピングリッ
ドアレイ）がある。ＰＧＡは回路基板の一方の面にＩＣ
チップを搭載して樹脂で封止し、他方の面にはＩＣチッ
プと接続した複数のピンを配置した構造をしている。
多数の電極を有する樹脂封止型半導体装置が開発されて
いる。その代表的なものとしては、ＰＧＡ（ピングリッ
ドアレイ）がある。ＰＧＡは回路基板の一方の面にＩＣ
チップを搭載して樹脂で封止し、他方の面にはＩＣチッ
プと接続した複数のピンを配置した構造をしている。
【０００３】しかし、このＰＧＡはマザーボードに対し
て着脱可能であるという利点があるものの、ピンがある
ので大型となり小型化が難しいという問題があった。そ
こで、このＰＧＡに代わる小型の樹脂封止型半導体装置
として、ＢＧＡ（ボールグリッドアレイ）が開発されて
いる。一般的なＢＧＡの構造を図４に基づいて説明す
る。
て着脱可能であるという利点があるものの、ピンがある
ので大型となり小型化が難しいという問題があった。そ
こで、このＰＧＡに代わる小型の樹脂封止型半導体装置
として、ＢＧＡ（ボールグリッドアレイ）が開発されて
いる。一般的なＢＧＡの構造を図４に基づいて説明す
る。
【０００４】図４は、従来のＢＧＡを示す断面図であ
る。このＢＧＡは、次のようにして製作される。ほぼ四
角形で板厚が０．２ｍｍ程度のガラスエポキシ樹脂等よ
りなる上下両面に厚さ１８μｍ程度の銅箔張りの樹脂基
板１に、複数のスルーホール２を切削ドリル等の手段に
よりあける。次いで、前記スルーホール２の壁面を含む
基板面を洗浄した後、前記樹脂基板１の全表面に無電解
メッキ及び電解メッキにより銅メッキ層を形成する。こ
のとき、銅メッキ層は前記スルーホール２内まで施され
る。
る。このＢＧＡは、次のようにして製作される。ほぼ四
角形で板厚が０．２ｍｍ程度のガラスエポキシ樹脂等よ
りなる上下両面に厚さ１８μｍ程度の銅箔張りの樹脂基
板１に、複数のスルーホール２を切削ドリル等の手段に
よりあける。次いで、前記スルーホール２の壁面を含む
基板面を洗浄した後、前記樹脂基板１の全表面に無電解
メッキ及び電解メッキにより銅メッキ層を形成する。こ
のとき、銅メッキ層は前記スルーホール２内まで施され
る。
【０００５】次に、メッキレジストをラミネートし、露
光現像してパターンマスクを形成した後、通常の回路基
板エッチング液であるＣｕＣｌ2＋Ｈ2Ｏ2を用いてパタ
ーンエッチングを行なう。前記樹脂基板１の上面側には
ＩＣチップのダイパターン３及びワイヤーボンディング
用の接続電極４を形成し、下面側には半田バンプを形成
するパット電極５を形成する。なお、前記接続電極４と
パット電極５は前記スルーホール２を介して接続されて
いる。
光現像してパターンマスクを形成した後、通常の回路基
板エッチング液であるＣｕＣｌ2＋Ｈ2Ｏ2を用いてパタ
ーンエッチングを行なう。前記樹脂基板１の上面側には
ＩＣチップのダイパターン３及びワイヤーボンディング
用の接続電極４を形成し、下面側には半田バンプを形成
するパット電極５を形成する。なお、前記接続電極４と
パット電極５は前記スルーホール２を介して接続されて
いる。
【０００６】次に、前記樹脂基板１の上下両面の露出し
ている電極の銅メッキ層の表面に、２〜５μｍ程度のＮ
ｉメッキ層を施す。さらに、Ｎｉメッキ層の上に、ボン
ディングワイヤとの接続性に優れた０．５μｍ程度の金
メッキ層３１を施す。次に、所定の部分にソルダーレジ
スト処理を行なって、レジスト膜６を形成することによ
り、前記樹脂基板１の下面側に、マトリックス状に多数
の同一形状の半田付け可能な表面であるレジスト膜開口
部を形成する。これによって、回路基板７が完成され
る。
ている電極の銅メッキ層の表面に、２〜５μｍ程度のＮ
ｉメッキ層を施す。さらに、Ｎｉメッキ層の上に、ボン
ディングワイヤとの接続性に優れた０．５μｍ程度の金
メッキ層３１を施す。次に、所定の部分にソルダーレジ
スト処理を行なって、レジスト膜６を形成することによ
り、前記樹脂基板１の下面側に、マトリックス状に多数
の同一形状の半田付け可能な表面であるレジスト膜開口
部を形成する。これによって、回路基板７が完成され
る。
【０００７】次に、この回路基板７上のダイパターン３
の前記金メッキ層３１の上にＩＣチップ８を接着剤（ダ
イボンド材）９を用いて直接固着し、かつ、ＩＣチップ
８の電源端子やＩ／Ｏ端子と前記接続電極４とをボンデ
ィングワイヤ１０で接続する。その後、ＩＣチップ８及
びボンディングワイヤ１０を熱硬化性の封止樹脂１１で
トランスファーモールドにより樹脂封止して、前記ＩＣ
チップ８の遮光と保護を行なう。
の前記金メッキ層３１の上にＩＣチップ８を接着剤（ダ
イボンド材）９を用いて直接固着し、かつ、ＩＣチップ
８の電源端子やＩ／Ｏ端子と前記接続電極４とをボンデ
ィングワイヤ１０で接続する。その後、ＩＣチップ８及
びボンディングワイヤ１０を熱硬化性の封止樹脂１１で
トランスファーモールドにより樹脂封止して、前記ＩＣ
チップ８の遮光と保護を行なう。
【０００８】また、前記樹脂基板１の下面側に形成され
ている前記パット電極５には半田ボールを供給し、加熱
炉で加熱することにより、半田バンプ１２を形成する。
この半田バンプ１２によって、図示しないマザーボード
基板のパターンと導通される。以上によりＢＧＡ１３が
完成される。
ている前記パット電極５には半田ボールを供給し、加熱
炉で加熱することにより、半田バンプ１２を形成する。
この半田バンプ１２によって、図示しないマザーボード
基板のパターンと導通される。以上によりＢＧＡ１３が
完成される。
【０００９】しかしながら、前述した半導体装置には次
の点で改良の余地がある。すなわち、前記ＢＧＡ１３
は、ＢＧＡ１３を構成する樹脂基板１に使用するガラス
エポキシ樹脂と、トランスファーモールドの封止樹脂１
１に使用する熱硬化性樹脂、及びＩＣチップ８を搭載す
るダイパターン３を構成する銅パターンのそれぞれの線
膨張係数が、樹脂基板１のガラスエポキシ樹脂は１４ｐ
ｐｍ／℃、封止樹脂１１の熱硬化性樹脂は１６ｐｐｍ／
℃、及びダイパターン３を構成する銅パターンは１７ｐ
ｐｍ／℃であって、三者の収縮率が異なる。そのため、
図４に示すＢＧＡ１３はＩＣチップ８側に反る傾向にな
る。
の点で改良の余地がある。すなわち、前記ＢＧＡ１３
は、ＢＧＡ１３を構成する樹脂基板１に使用するガラス
エポキシ樹脂と、トランスファーモールドの封止樹脂１
１に使用する熱硬化性樹脂、及びＩＣチップ８を搭載す
るダイパターン３を構成する銅パターンのそれぞれの線
膨張係数が、樹脂基板１のガラスエポキシ樹脂は１４ｐ
ｐｍ／℃、封止樹脂１１の熱硬化性樹脂は１６ｐｐｍ／
℃、及びダイパターン３を構成する銅パターンは１７ｐ
ｐｍ／℃であって、三者の収縮率が異なる。そのため、
図４に示すＢＧＡ１３はＩＣチップ８側に反る傾向にな
る。
【００１０】図５は、図４の各部断面の応力分布図であ
る。図５によると、樹脂基板１に固着されたＩＣチップ
８のコーナー部Ａに熱歪みによる応力が集中し、応力は
ＩＣチップ８のコーナー部Ａを頂点にして、中央部Ｂ及
び樹脂基板１の外周部Ｃに行くに従って次第に分散され
ることが理解できる。したがって、コーナー部Ａに集中
する熱歪みのためにＩＣチップ８の外周周辺部付近にお
いて剥離の発生することがある。
る。図５によると、樹脂基板１に固着されたＩＣチップ
８のコーナー部Ａに熱歪みによる応力が集中し、応力は
ＩＣチップ８のコーナー部Ａを頂点にして、中央部Ｂ及
び樹脂基板１の外周部Ｃに行くに従って次第に分散され
ることが理解できる。したがって、コーナー部Ａに集中
する熱歪みのためにＩＣチップ８の外周周辺部付近にお
いて剥離の発生することがある。
【００１１】ここで、各部材間の密着力は、図６に示す
ように、接着する対象物間で異なり、ダイボンド材と金
メッキの場合は、特に密着力が低い。すなわち、図４の
ＢＧＡ１３のように、ダイパターン３の上に金メッキ層
３１を施してある場合には、この部分のダイボンド材と
の密着力が最も低下する。また、ＢＧＡ１３のパッケー
ジの大きさに対し、ＩＣチップ８の大きさが大きくなる
にしたがってこの傾向はさらに大きくなる。
ように、接着する対象物間で異なり、ダイボンド材と金
メッキの場合は、特に密着力が低い。すなわち、図４の
ＢＧＡ１３のように、ダイパターン３の上に金メッキ層
３１を施してある場合には、この部分のダイボンド材と
の密着力が最も低下する。また、ＢＧＡ１３のパッケー
ジの大きさに対し、ＩＣチップ８の大きさが大きくなる
にしたがってこの傾向はさらに大きくなる。
【００１２】これらの原因によって、図４のＢＧＡ１３
は、ＩＣチップ８の外周周辺部付近が剥離しやすい。そ
して、ＩＣチップ８が剥離して動いてしまうと、ボンデ
ィングワイヤ１０の切れ等が発生する。なお、ＵＳＰ５
０７７６３３号において、ポリイミドフィルム等の絶縁
材（レジスト）上にダイボンド材によってＩＣを接着搭
載する半導体装置が提案されている。この半導体装置の
技術を用いれば、図６に示すように、絶縁材（レジス
ト）とダイボンド材の密着力の方が金メッキとダイボン
ド材の密着力より高いことから、ＩＣチップの剥離防止
に役立つことが考えられる。
は、ＩＣチップ８の外周周辺部付近が剥離しやすい。そ
して、ＩＣチップ８が剥離して動いてしまうと、ボンデ
ィングワイヤ１０の切れ等が発生する。なお、ＵＳＰ５
０７７６３３号において、ポリイミドフィルム等の絶縁
材（レジスト）上にダイボンド材によってＩＣを接着搭
載する半導体装置が提案されている。この半導体装置の
技術を用いれば、図６に示すように、絶縁材（レジス
ト）とダイボンド材の密着力の方が金メッキとダイボン
ド材の密着力より高いことから、ＩＣチップの剥離防止
に役立つことが考えられる。
【００１３】しかしながら、ＵＳＰ５０７７６３３号の
半導体装置にあっては、ＩＣチップへの電源供給に関す
る問題点については解決手段が示されていない。すなわ
ち、半導体装置においては、高集積化，高速化に対応し
て電源を安定供給するため多数の電源供給用のボンディ
ングワイヤが必要となっているが、ＵＳＰ５０７７６３
３号においては多数の電源供給用ボンディングワイヤの
接続態様までは開示されていない。
半導体装置にあっては、ＩＣチップへの電源供給に関す
る問題点については解決手段が示されていない。すなわ
ち、半導体装置においては、高集積化，高速化に対応し
て電源を安定供給するため多数の電源供給用のボンディ
ングワイヤが必要となっているが、ＵＳＰ５０７７６３
３号においては多数の電源供給用ボンディングワイヤの
接続態様までは開示されていない。
【００１４】一方、特開昭６０−２０５２４号において
は、ＩＣチップの搭載部とリード導体膜配列部との間に
ＩＣチップを取り囲むようにして電源導体膜を配設し、
ＩＣチップ上の多数の電源端子とこの電源導体膜の間を
ボンディングワイヤで接続する半導体装置が提案されて
いる。この半導体装置によれば、多数本のボンディング
ワイヤを電源導体膜とＩＣチップの間で自由に接続でき
るので安定した電源供給が可能となる。
は、ＩＣチップの搭載部とリード導体膜配列部との間に
ＩＣチップを取り囲むようにして電源導体膜を配設し、
ＩＣチップ上の多数の電源端子とこの電源導体膜の間を
ボンディングワイヤで接続する半導体装置が提案されて
いる。この半導体装置によれば、多数本のボンディング
ワイヤを電源導体膜とＩＣチップの間で自由に接続でき
るので安定した電源供給が可能となる。
【００１５】しかしながら、特開昭６０−２０５２４号
の半導体装置にあっては、上記したＩＣチップの剥離防
止についての技術はなんら開示されていない。近年のよ
うに、高信頼性と高密度集積化を同時に要求される半導
体装置においては、上記したＩＣチップの剥離防止と電
源供給用ボンディングワイヤの自由な接続とは、同時に
充たされなければならない絶対的条件となりつつある。
しかし、上記のように、従来は、いずれか一方の条件し
か充たしておらず、両条件を同時に充たす半導体装置は
存在しなかった。
の半導体装置にあっては、上記したＩＣチップの剥離防
止についての技術はなんら開示されていない。近年のよ
うに、高信頼性と高密度集積化を同時に要求される半導
体装置においては、上記したＩＣチップの剥離防止と電
源供給用ボンディングワイヤの自由な接続とは、同時に
充たされなければならない絶対的条件となりつつある。
しかし、上記のように、従来は、いずれか一方の条件し
か充たしておらず、両条件を同時に充たす半導体装置は
存在しなかった。
【００１６】
【発明が解決しようとする課題】したがって、本発明は
ＩＣチップの剥離がなく、しかも電源供給用ボンディン
グワイヤの接続を自由に行なえるようにして、信頼性が
高く、かつ、高密度集積を可能ならしめた半導体装置の
提供を目的としている。
ＩＣチップの剥離がなく、しかも電源供給用ボンディン
グワイヤの接続を自由に行なえるようにして、信頼性が
高く、かつ、高密度集積を可能ならしめた半導体装置の
提供を目的としている。
【００１７】
【課題を解決するための手段】上記目的を達成するため
に、請求項１に記載の発明は、回路基板上に形成したダ
イパターンと、このダイパターンの周囲に形成したリー
ドパターンと、前記ダイパターン上に搭載したＩＣチッ
プとを有し、前記ＩＣチップと前記リードパターンをワ
イヤーボンディングで接続した半導体装置において、前
記ダイパターンは、外形が前記ＩＣチップよりも小さい
主パターンと、前記ＩＣチップの搭載位置の外側に配設
されたボンディングパターンと、前記主パターンと前記
ボンディングパターンとを接続する結合パターンとを有
し、前記回路基板は、少なくとも前記ＩＣチップのコー
ナー部と対応する部分に絶縁性被膜を有している構成と
してある。
に、請求項１に記載の発明は、回路基板上に形成したダ
イパターンと、このダイパターンの周囲に形成したリー
ドパターンと、前記ダイパターン上に搭載したＩＣチッ
プとを有し、前記ＩＣチップと前記リードパターンをワ
イヤーボンディングで接続した半導体装置において、前
記ダイパターンは、外形が前記ＩＣチップよりも小さい
主パターンと、前記ＩＣチップの搭載位置の外側に配設
されたボンディングパターンと、前記主パターンと前記
ボンディングパターンとを接続する結合パターンとを有
し、前記回路基板は、少なくとも前記ＩＣチップのコー
ナー部と対応する部分に絶縁性被膜を有している構成と
してある。
【００１８】これによって、半導体装置を構成する樹脂
基板、封止樹脂及びＩＣチップを搭載するダイパターン
のそれぞれの線膨張係数の違いに起因してＩＣチップの
コーナー部へ熱歪みが集中しても、コーナー部は密着力
が高い絶縁性被膜とダイボンド材の接着なので、ＩＣチ
ップのコーナー部が剥離したりすることがなく、半導体
装置の信頼性を著しく向上させる。また、ＩＣチップの
電源端子の位置に合わせてダイパターンの一部を外側に
延出させることが不要で、ダイパターンと電源端子間の
ボンディングワイヤの接続を自由に行なうことができ、
ＩＣチップの高密度集積化，大型化に容易に対応するこ
とができる。
基板、封止樹脂及びＩＣチップを搭載するダイパターン
のそれぞれの線膨張係数の違いに起因してＩＣチップの
コーナー部へ熱歪みが集中しても、コーナー部は密着力
が高い絶縁性被膜とダイボンド材の接着なので、ＩＣチ
ップのコーナー部が剥離したりすることがなく、半導体
装置の信頼性を著しく向上させる。また、ＩＣチップの
電源端子の位置に合わせてダイパターンの一部を外側に
延出させることが不要で、ダイパターンと電源端子間の
ボンディングワイヤの接続を自由に行なうことができ、
ＩＣチップの高密度集積化，大型化に容易に対応するこ
とができる。
【００１９】また、請求項２に記載の発明は、前記ボン
ディングパターンが、前記主パターンを囲むように四辺
に配設され、前記結合パターンが、前記主パターンから
前記ボンディングパターンに向けて放射状に配設されて
いる構成としてある。この場合、請求項３に記載するよ
うに、前記結合パターンは、前記ＩＣチップのコーナー
部と対応する部分を避けて配設されているとよい。この
ような構成とすると、熱歪みの最も集中するＩＣのコー
ナー部に対応する部分に結合パターンを形成することが
避けられ、ＩＣの信頼性をより高めることが可能とな
る。
ディングパターンが、前記主パターンを囲むように四辺
に配設され、前記結合パターンが、前記主パターンから
前記ボンディングパターンに向けて放射状に配設されて
いる構成としてある。この場合、請求項３に記載するよ
うに、前記結合パターンは、前記ＩＣチップのコーナー
部と対応する部分を避けて配設されているとよい。この
ような構成とすると、熱歪みの最も集中するＩＣのコー
ナー部に対応する部分に結合パターンを形成することが
避けられ、ＩＣの信頼性をより高めることが可能とな
る。
【００２０】さらに、請求項４に記載するように、前記
絶縁性被膜を、前記主パターンの一部を露出するよう被
着してもよい。例えば、ＩＣチップのコーナー部に対応
する部分の各々に、絶縁性被膜を別個独立に被着するこ
とで、前記主パターンの一部を露出させることができ
る。また、前記絶縁性被膜は、請求項５に記載するよう
に、前記結合パターンの形成領域を実質的に覆うよう
に、リング状に形成されていてもよい。
絶縁性被膜を、前記主パターンの一部を露出するよう被
着してもよい。例えば、ＩＣチップのコーナー部に対応
する部分の各々に、絶縁性被膜を別個独立に被着するこ
とで、前記主パターンの一部を露出させることができ
る。また、前記絶縁性被膜は、請求項５に記載するよう
に、前記結合パターンの形成領域を実質的に覆うよう
に、リング状に形成されていてもよい。
【００２１】請求項６に記載の発明は、前記絶縁性被膜
がメッキレジストであり、このメッキレジストで覆われ
ていない電極パターンには、金メッキが施されている構
成としてある。絶縁性被膜とダイボンド材の密着力の方
が金メッキとダイボンド材の密着力より高い。したがっ
て、このように構成することで、コーナー部分のダイボ
ンド材との密着力の低下を防止することができる。
がメッキレジストであり、このメッキレジストで覆われ
ていない電極パターンには、金メッキが施されている構
成としてある。絶縁性被膜とダイボンド材の密着力の方
が金メッキとダイボンド材の密着力より高い。したがっ
て、このように構成することで、コーナー部分のダイボ
ンド材との密着力の低下を防止することができる。
【００２２】なお、メッキレジストとしては、例えば、
請求項７に記載するように現像型液状ソルダーレジスト
を用いることができる。また、請求項８に記載するよう
に、前記主パターンは、スルーホールを介して半田パン
プを有するパット電極と接続するものとしてもよい。さ
らに、請求項９に記載するように、電源パターンを、前
記ボンディングパターンと前記リードパターンとの間に
形成し、この電源パターンと前記ＩＣチップとをボンデ
ィングワイヤで接続してもよい。
請求項７に記載するように現像型液状ソルダーレジスト
を用いることができる。また、請求項８に記載するよう
に、前記主パターンは、スルーホールを介して半田パン
プを有するパット電極と接続するものとしてもよい。さ
らに、請求項９に記載するように、電源パターンを、前
記ボンディングパターンと前記リードパターンとの間に
形成し、この電源パターンと前記ＩＣチップとをボンデ
ィングワイヤで接続してもよい。
【００２３】
【発明の実施の形態】本発明を、添付の図面にもとづい
て詳細に説明する。図１及び図２は本発明の第一の実施
形態で、図１はＢＧＡパッケージの平面図、図２は図１
のＢ−Ｂ線断面に相当する要部断面図である。なお、図
において、従来技術と同一部材，同一部位は同一符号で
示す。
て詳細に説明する。図１及び図２は本発明の第一の実施
形態で、図１はＢＧＡパッケージの平面図、図２は図１
のＢ−Ｂ線断面に相当する要部断面図である。なお、図
において、従来技術と同一部材，同一部位は同一符号で
示す。
【００２４】この第一の実施形態の半導体装置は、前述
した図４に示す従来技術と同様に、樹脂基板１の両面に
薄い銅箔が積層されていて、スルーホール２の穴明け加
工後、両面銅張りされた樹脂基板１の全表面に無電解銅
メッキ及び電解銅メッキにより銅メッキ層を形成する。
した図４に示す従来技術と同様に、樹脂基板１の両面に
薄い銅箔が積層されていて、スルーホール２の穴明け加
工後、両面銅張りされた樹脂基板１の全表面に無電解銅
メッキ及び電解銅メッキにより銅メッキ層を形成する。
【００２５】次いで、メッキレジストをラミネートし、
露光現像してパターンマスクを形成した後、エッチング
液を用いてパターンエッチングを行なうことにより上面
側にはＩＣチップのダイパターン，電源パターン３ｂ及
びリードパターン４を形成し、下面側には半田バンプを
形成するパット電極５を形成する。ここで、前記したダ
イパターンは、主パターン３，ボンディングパターン３
ａ及び主パターン３とボンディングパターン３ａを接続
する結合パターン３ｄから形成されている（以下の説明
では、主パターン３，ボンディングパターン３ａ及び結
合パターン３ｄを総称して「ダイパターン」というとき
がある）。
露光現像してパターンマスクを形成した後、エッチング
液を用いてパターンエッチングを行なうことにより上面
側にはＩＣチップのダイパターン，電源パターン３ｂ及
びリードパターン４を形成し、下面側には半田バンプを
形成するパット電極５を形成する。ここで、前記したダ
イパターンは、主パターン３，ボンディングパターン３
ａ及び主パターン３とボンディングパターン３ａを接続
する結合パターン３ｄから形成されている（以下の説明
では、主パターン３，ボンディングパターン３ａ及び結
合パターン３ｄを総称して「ダイパターン」というとき
がある）。
【００２６】主パターン３は、ＩＣチップ８の外形より
も小さな外形としてあり、ボンディングパターン３ａ
は、ＩＣチップ８の搭載される位置の外側周辺に形成し
てある。そして、この主パターン３とボンディングパタ
ーン３ａとを電気的に接続する結合パターン３ｄは、主
パターン３から放射状に外側に延長するように、複数本
形成されている。この結合パターン３ｄは、熱歪みの集
中するＩＣチップ８のコーナー部Ａには位置しないよう
にするのが好ましい。
も小さな外形としてあり、ボンディングパターン３ａ
は、ＩＣチップ８の搭載される位置の外側周辺に形成し
てある。そして、この主パターン３とボンディングパタ
ーン３ａとを電気的に接続する結合パターン３ｄは、主
パターン３から放射状に外側に延長するように、複数本
形成されている。この結合パターン３ｄは、熱歪みの集
中するＩＣチップ８のコーナー部Ａには位置しないよう
にするのが好ましい。
【００２７】また、ボンディングパターン３ａの外周に
は、リードパターン４よりも内側に位置するように、ボ
ンディングパターン３ａと一定の間隔を開けてその周囲
を取り囲む電源パターン３ｂが設けてある。なお、樹脂
基板１の上面にある主パターン３、電源パターン３ｂ
（Ｖｓｓ）及びリードパターン４は、スルーホール２を
介して樹脂基板１の下面にあるパット電極５と接続され
ている。
は、リードパターン４よりも内側に位置するように、ボ
ンディングパターン３ａと一定の間隔を開けてその周囲
を取り囲む電源パターン３ｂが設けてある。なお、樹脂
基板１の上面にある主パターン３、電源パターン３ｂ
（Ｖｓｓ）及びリードパターン４は、スルーホール２を
介して樹脂基板１の下面にあるパット電極５と接続され
ている。
【００２８】絶縁性被膜は、ダイパターン上の、少なく
ともＩＣチップ８のコーナー部Ａと対応するコーナー部
分及びその他所定の部分に絶縁性被膜を形成する。この
実施形態では、主パターン３のほぼ中央部と、ＩＣチッ
プ８の各コーナー部Ａと対応する部分に被着される。も
ちろん、ダイパターンの全体を覆うように絶縁性被膜を
被着してもよい。この絶縁性被膜としては、現像型液状
ソルダーレジスト、熱硬化型ソルダーレジスト（ポリイ
ミド系／エポキシ系）あるいは接着剤付ポリイミドテー
プなどを用いることができるが、この実施形態において
は、ソルダーレジスト処理により現像型液状ソルダーレ
ジスト膜（以下、レジスト膜という）を形成している。
ともＩＣチップ８のコーナー部Ａと対応するコーナー部
分及びその他所定の部分に絶縁性被膜を形成する。この
実施形態では、主パターン３のほぼ中央部と、ＩＣチッ
プ８の各コーナー部Ａと対応する部分に被着される。も
ちろん、ダイパターンの全体を覆うように絶縁性被膜を
被着してもよい。この絶縁性被膜としては、現像型液状
ソルダーレジスト、熱硬化型ソルダーレジスト（ポリイ
ミド系／エポキシ系）あるいは接着剤付ポリイミドテー
プなどを用いることができるが、この実施形態において
は、ソルダーレジスト処理により現像型液状ソルダーレ
ジスト膜（以下、レジスト膜という）を形成している。
【００２９】このようにして、ＩＣチップ８の主パター
ン３のほぼ中央部と、ＩＣチップ８の各コーナー部Ａと
対応する部分にレジスト膜を被着する。この場合、各コ
ーナー部には、レジスト膜６ａ，６ｂ，６ｃ，６ｄがそ
れぞれ別個独立に被着してあり、主パターン３の中央部
にはレジスト膜６が被着してある。これにより、全体と
しては、主パターン３の一部が露出した状態で、かつ、
結合パターン３ｄを形成してある領域がレジスト膜６
ａ，６ｂ，６ｃ，６ｄによってほぼ覆われた状態となっ
ている。
ン３のほぼ中央部と、ＩＣチップ８の各コーナー部Ａと
対応する部分にレジスト膜を被着する。この場合、各コ
ーナー部には、レジスト膜６ａ，６ｂ，６ｃ，６ｄがそ
れぞれ別個独立に被着してあり、主パターン３の中央部
にはレジスト膜６が被着してある。これにより、全体と
しては、主パターン３の一部が露出した状態で、かつ、
結合パターン３ｄを形成してある領域がレジスト膜６
ａ，６ｂ，６ｃ，６ｄによってほぼ覆われた状態となっ
ている。
【００３０】ＩＣチップ８の電源端子と、ボンディング
パターン３ａ及び電源パターン３ｂとは、ボンディング
ワイヤ１０で電気的に接続される。また、樹脂基板１の
下面側には、マトリックス状に多数の同一形状の半田付
け可能な表面であるレジスト膜の開口部が形成される。
これによって、回路基板７が完成される。なお、ダイパ
ターンのレジスト膜６，６ａ，６ｂ，６ｃ，６ｄが被着
されない部分及び電源パターン３ｂ，リードパターン４
には、金メッキ３１が施してある。
パターン３ａ及び電源パターン３ｂとは、ボンディング
ワイヤ１０で電気的に接続される。また、樹脂基板１の
下面側には、マトリックス状に多数の同一形状の半田付
け可能な表面であるレジスト膜の開口部が形成される。
これによって、回路基板７が完成される。なお、ダイパ
ターンのレジスト膜６，６ａ，６ｂ，６ｃ，６ｄが被着
されない部分及び電源パターン３ｂ，リードパターン４
には、金メッキ３１が施してある。
【００３１】次に、前記回路基板７の上面側にＩＣチッ
プ８を搭載する。このとき、ＩＣチップ８のコーナー部
は、ダイパターン３のコーナー部Ａに被着されているレ
ジスト膜６ａ，６ｂ，６ｃ及び６ｄ上にダイボンド９に
よって接着される。また、同時にＩＣチップ８の中央部
分は、ダイボンド９によって、ダイパターン３に直接接
着される。
プ８を搭載する。このとき、ＩＣチップ８のコーナー部
は、ダイパターン３のコーナー部Ａに被着されているレ
ジスト膜６ａ，６ｂ，６ｃ及び６ｄ上にダイボンド９に
よって接着される。また、同時にＩＣチップ８の中央部
分は、ダイボンド９によって、ダイパターン３に直接接
着される。
【００３２】次に、ＩＣチップ８の電源端子と、前記レ
ジスト膜６ａ，６ｂ，６ｃ及び６ｄの外側周辺に露出し
たダイパターン３ａ、及びダイパターン３ａの外方に一
定の間隔を開けて取り囲むように形成された電源パター
ン３ｂとをそれぞれボンディングワイヤ１０でワイヤー
ボンディングする。同様に、回路基板７の外側周辺部に
形成されているリードパターン４とＩＣチップ８のＩ／
Ｏ端子とをボンディングワイヤ１０でワイヤーボンディ
ングする。その後、熱硬化性の封止樹脂１１でトランス
ファーモールドにより樹脂封止してＩＣチップ８の遮光
と保護を行なう。
ジスト膜６ａ，６ｂ，６ｃ及び６ｄの外側周辺に露出し
たダイパターン３ａ、及びダイパターン３ａの外方に一
定の間隔を開けて取り囲むように形成された電源パター
ン３ｂとをそれぞれボンディングワイヤ１０でワイヤー
ボンディングする。同様に、回路基板７の外側周辺部に
形成されているリードパターン４とＩＣチップ８のＩ／
Ｏ端子とをボンディングワイヤ１０でワイヤーボンディ
ングする。その後、熱硬化性の封止樹脂１１でトランス
ファーモールドにより樹脂封止してＩＣチップ８の遮光
と保護を行なう。
【００３３】また、回路基板７の下面側には、複数の半
田付け可能なパット電極５に半田ボールを供給し、加熱
炉中で加熱する。これにより、半田バンプ１２が形成さ
れ、この半田バンプ１２によって、図示しないマザーボ
ード基板のパターンと導通される。以上によりＢＧＡ１
３が完成される。
田付け可能なパット電極５に半田ボールを供給し、加熱
炉中で加熱する。これにより、半田バンプ１２が形成さ
れ、この半田バンプ１２によって、図示しないマザーボ
ード基板のパターンと導通される。以上によりＢＧＡ１
３が完成される。
【００３４】このような構成からなる半導体装置による
と、ＩＣチップ８のコーナー部Ａは、ダイボンド９を介
してレジスト膜６ａ，６ｂ，６ｃ，６ｄに接着されてい
るので、図６の表に示すように、従来の金メッキ上にダ
イボンドを介して接着していた場合に比べ、その密着力
ははるかに高い。
と、ＩＣチップ８のコーナー部Ａは、ダイボンド９を介
してレジスト膜６ａ，６ｂ，６ｃ，６ｄに接着されてい
るので、図６の表に示すように、従来の金メッキ上にダ
イボンドを介して接着していた場合に比べ、その密着力
ははるかに高い。
【００３５】したがって、樹脂基板１と、この樹脂基板
１上にダイパターン３を形成するための銅パターンと、
前記ＩＣチップ８を樹脂封止する封止樹脂１１の収縮率
の差に起因してＩＣチップ８のコーナー部Ａに熱歪みが
集中しても、ＩＣチップ８のコーナー部Ａは剥離するこ
とがない。また、レジスト膜６ａ，６ｂ，６ｃ及び６ｄ
は、その内周側の形状を湾曲形状としてあるので、ダイ
ボンド９の流れが均一となり、気泡の発生を防止するこ
ともできる。
１上にダイパターン３を形成するための銅パターンと、
前記ＩＣチップ８を樹脂封止する封止樹脂１１の収縮率
の差に起因してＩＣチップ８のコーナー部Ａに熱歪みが
集中しても、ＩＣチップ８のコーナー部Ａは剥離するこ
とがない。また、レジスト膜６ａ，６ｂ，６ｃ及び６ｄ
は、その内周側の形状を湾曲形状としてあるので、ダイ
ボンド９の流れが均一となり、気泡の発生を防止するこ
ともできる。
【００３６】さらに、ボンディングパターン３ａはＩＣ
チップ８の外形よりも大きな外形となっており、レジス
ト膜６ａ，６ｂ，６ｃ，６ｄは、ＩＣチップの外形より
大きいが、ボンディングパターン３ａの外形よりは小さ
く形成されている。したがって、レジスト膜６ａ，６
ｂ，６ｃ，６ｄの外周に露出したボンディングパターン
３ａ及び電源パターン３ｂと、ＩＣチップ８の電源端子
とを多数本のボンディングワイヤ１０で接続するのに、
ＩＣチップ８の電源端子の位置に対応してボンディング
パターン３ａ及び電源パターン３ｂを延長して引き出さ
なくても、電源端子をボンディングパターン３ａ及び電
源パターン３ｂに対して自由に接続することができる。
チップ８の外形よりも大きな外形となっており、レジス
ト膜６ａ，６ｂ，６ｃ，６ｄは、ＩＣチップの外形より
大きいが、ボンディングパターン３ａの外形よりは小さ
く形成されている。したがって、レジスト膜６ａ，６
ｂ，６ｃ，６ｄの外周に露出したボンディングパターン
３ａ及び電源パターン３ｂと、ＩＣチップ８の電源端子
とを多数本のボンディングワイヤ１０で接続するのに、
ＩＣチップ８の電源端子の位置に対応してボンディング
パターン３ａ及び電源パターン３ｂを延長して引き出さ
なくても、電源端子をボンディングパターン３ａ及び電
源パターン３ｂに対して自由に接続することができる。
【００３７】図３は、本発明半導体装置の第二の実施形
態を示す平面図である。この半導体装置においては、前
記第一の実施形態において、それぞれ別個独立に形成し
てあったコーナー部のレジスト膜６ａ，６ｂ，６ｃ及び
６ｄの代わりに、これらレジスト膜を一体化してリング
状レジスト膜６ｅとしてある。このような構成の半導体
装置によっても前記第一の実施形態の半導体装置と同様
な作用、効果を奏する。
態を示す平面図である。この半導体装置においては、前
記第一の実施形態において、それぞれ別個独立に形成し
てあったコーナー部のレジスト膜６ａ，６ｂ，６ｃ及び
６ｄの代わりに、これらレジスト膜を一体化してリング
状レジスト膜６ｅとしてある。このような構成の半導体
装置によっても前記第一の実施形態の半導体装置と同様
な作用、効果を奏する。
【００３８】なお、上記説明はＢＧＡの半導体装置につ
いて行なったが、本発明は、その他の半導体装置、例え
ば、ピングリッドアレイ（ＰＧＡ）の半導体装置につい
ても適用されることは言うまでもない。以上のような構
成からなる本発明の半導体装置は、各種電子機器に内蔵
して用いることができる。
いて行なったが、本発明は、その他の半導体装置、例え
ば、ピングリッドアレイ（ＰＧＡ）の半導体装置につい
ても適用されることは言うまでもない。以上のような構
成からなる本発明の半導体装置は、各種電子機器に内蔵
して用いることができる。
【００３９】
【発明の効果】本発明によれば、ＩＣチップの剥離がな
く、しかも電源供給用ボンディングワイヤの接続を自由
に行なえ、信頼性が高く、かつ、高密度集積が可能な半
導体装置を得ることができる。
く、しかも電源供給用ボンディングワイヤの接続を自由
に行なえ、信頼性が高く、かつ、高密度集積が可能な半
導体装置を得ることができる。
【図１】本発明の第一の実施形態で、ＢＧＡパッケージ
の平面図である。
の平面図である。
【図２】本発明の第一の実施形態で、図１のＢ−Ｂ線断
面に相当する要部断面図である。
面に相当する要部断面図である。
【図３】本発明半導体装置の第二の実施形態を示す平面
図である。
図である。
【図４】一般的なＢＧＡの構造を説明する要部の断面図
である。
である。
【図５】図４の各部断面の応力分布図である。
【図６】各部材間の密着力を示す表である。
１ 樹脂基板 ２ スルーホール ３ 主パターン ３ａ ボンディングパターン ３ｂ 電源パターン ３ｄ 結合パターン ４ リードパターン ５ パット電極 ６，６ａ〜６ｄ レジスト膜（絶縁性被膜） ７ 回路基板 ８ ＩＣチップ ９ ダイボンド １０ ボンディングワイヤ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 池田 家信 東京都西東京市田無町六丁目１番12号 シ チズン時計株式会社内 (72)発明者 寺嶋 一彦 埼玉県所沢市大字下富字武野840番地 シ チズン時計株式会社内 (72)発明者 豊田 剛士 埼玉県所沢市大字下富字武野840番地 シ チズン時計株式会社内
Claims (9)
- 【請求項１】 回路基板上に形成したダイパターンと、
このダイパターンの周囲に形成したリードパターンと、
前記ダイパターン上に搭載したＩＣチップとを有し、前
記ＩＣチップと前記リードパターンをワイヤーボンディ
ングで接続した半導体装置において、 前記ダイパターンは、外形が前記ＩＣチップよりも小さ
い主パターンと、前記ＩＣチップの搭載位置の外側に配
設されたボンディングパターンと、前記主パターンと前
記ボンディングパターンとを接続する結合パターンとを
有し、 前記回路基板は、少なくとも前記ＩＣチップのコーナー
部と対応するコーナー部分に絶縁性被膜を有しているこ
と、 を特徴とする半導体装置。 - 【請求項２】 前記ボンディングパターンが、前記主パ
ターンを囲むように四辺に配設され、前記結合パターン
が、前記主パターンから前記ボンディングパターンに向
けて放射状に配設されていることを特徴とする請求項１
記載の半導体装置。 - 【請求項３】 前記結合パターンが、前記ＩＣチップの
コーナー部と対応する部分を避けて配設されていること
を特徴とする請求項１又は２に記載の半導体装置。 - 【請求項４】 前記絶縁性被膜が、前記主パターンの一
部を露出するよう被着されていることを特徴とする請求
項１〜３のいずれかに記載の半導体装置。 - 【請求項５】 前記絶縁性被膜が、前記結合パターンの
形成領域を実質的に覆うように、リング状に形成されて
いることを特徴とする請求項１〜４のいずれかに記載の
半導体装置。 - 【請求項６】 前記絶縁性被膜がメッキレジストであ
り、このメッキレジストで覆われていない電極パターン
には、金メッキが施されていることを特徴とする請求項
１〜５のいずれかに記載の半導体装置。 - 【請求項７】 前記メッキレジストが現像型液状ソルダ
ーレジストであることを特徴とする請求項６に記載の半
導体装置。 - 【請求項８】 前記主パターンは、スルーホールを介し
て半田パンプを有するパット電極と接続されていること
を特徴とする請求項１〜７のいずれかに記載の半導体装
置。 - 【請求項９】 電源パターンを、前記ボンディングパタ
ーンと前記リードパターンとの間に形成し、この電源パ
ターンと前記ＩＣチップとをボンディングワイヤで接続
したことを特徴とする請求項１〜８のいずれかに記載の
半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002110843A JP3672885B2 (ja) | 1994-08-15 | 2002-04-12 | 半導体装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19150294 | 1994-08-15 | ||
| JP6-191502 | 1994-08-15 | ||
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP50719796A Division JP3578770B2 (ja) | 1994-08-15 | 1995-08-15 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002329807A true JP2002329807A (ja) | 2002-11-15 |
| JP3672885B2 JP3672885B2 (ja) | 2005-07-20 |
Family
ID=26506732
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002110843A Expired - Fee Related JP3672885B2 (ja) | 1994-08-15 | 2002-04-12 | 半導体装置 |
Country Status (1)
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|---|---|
| JP (1) | JP3672885B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006128455A (ja) * | 2004-10-29 | 2006-05-18 | Renesas Technology Corp | 半導体装置およびその製造方法 |
| US7816777B2 (en) | 2006-01-06 | 2010-10-19 | Panasonic Corporation | Semiconductor-element mounting substrate, semiconductor device, and electronic equipment |
| JP2011044487A (ja) * | 2009-08-19 | 2011-03-03 | Yamaha Corp | 半導体パッケージ |
-
2002
- 2002-04-12 JP JP2002110843A patent/JP3672885B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006128455A (ja) * | 2004-10-29 | 2006-05-18 | Renesas Technology Corp | 半導体装置およびその製造方法 |
| JP4651359B2 (ja) * | 2004-10-29 | 2011-03-16 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
| US7816777B2 (en) | 2006-01-06 | 2010-10-19 | Panasonic Corporation | Semiconductor-element mounting substrate, semiconductor device, and electronic equipment |
| JP2011044487A (ja) * | 2009-08-19 | 2011-03-03 | Yamaha Corp | 半導体パッケージ |
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|---|---|
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A61 | First payment of annual fees (during grant procedure) |
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