JP2990120B2 - 半導体装置 - Google Patents

半導体装置

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    • H01L2924/30—Technical effects
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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置に関
し、特に、外部端子をパッケージの下面及び側面それぞ
れに設けた半導体装置に関するものである。
【０００２】
【従来の技術】図６は従来の半導体装置の一例を示す断
面図であり、図において、１は半導体チップ、２は半導
体チップ１を封入するエポキシ樹脂等の封入樹脂でパッ
ケージを構成している。３は封入樹脂２の両側面から突
出するリードフレーム、４は半導体チップ１の下方に設
けられたグランド層（接地層）、５はリードフレーム３
とグランド層４との間に設けられた電源層、６は接着テ
ープ、７はボンディングワイヤ、８はダイボンディング
材、９は半導体チップ１上に設けられたボンディングパ
ッドである。なお。場合によっては、グランド層４を電
源層、電源層５をグランド層とすることもある。
【０００３】この半導体装置では、リードフレーム３の
下面に接着テープ６により中間金属となる電源層５が接
着され、さらに電源層５の下面に接着テープ６により最
下層金属となるグランド層４が接着されている。グラン
ド層４及び電源層５の外周部には突起が設けられてお
り、リードフレーム３の電源リード及びグランドリード
各々に電気的に接続されている。
【０００４】グランド層４にはダイボンディング材８に
より半導体チップ１が接着固定されている。そして、半
導体チップ１上に設置されているボンディングパッド９
とリードフレーム３、グランド層４、電源層５それぞれ
とをボンディングワイヤ７を介して接続されることによ
り、半導体チップ１とリードフレーム３とは電気的に接
続されている。封入樹脂２を用いてこれらがトランスフ
ァーモールドされることによりパッケージ化される。
【０００５】しかしながら、この半導体装置において
は、外部端子が同一平面上に引き出されているため、ピ
ン数が増加した場合、パッケージの外形が大きくなって
しまうという欠点がある。上記の欠点を改善した半導体
装置としては、例えば、特開平２−１８１９５８号公報
に開示されているものがある。
【０００６】図７はこの半導体装置の一例を示す断面図
である。この半導体装置は、半導体チップ１がセラミッ
ク基板１１上にマウントされ、ボンディングワイヤ７に
よりセラミック基板１１上の図示しない内部端子に接続
されている。ピン１２はセラミック基板１１の裏面に立
てられており、セラミック基板１１内の図示しない内部
配線を介して前記内部端子と電気的に接続されている。
【０００７】帯状のリード１３は、セラミック基板１１
の裏面周辺に、この裏面に沿って導出するように設けら
れ、ピン１２と同様に前記内部端子と電気的に接続され
ている。また、このセラミック基板１１はキャップ１４
により気密封止され、半導体装置を構成している。
【０００８】
【発明が解決しようとする課題】第１の問題点は、ボン
ディングワイヤ７の長さが長くなるために、パッケージ
の電源、グランド系のインダクタンスが増大するという
点である。例えば、改善した半導体装置の場合、半導体
チップ１上の電極端子とセラミック基板１１上の電極端
子とをボンディングワイヤ７を介して接続する場合、ボ
ンディングワイヤ７の引き出し方向が同一の方向である
ために、多ピン化が進むにつれてワイヤ長を長くしなけ
ればならなくなり、結果的にインダクタンスが増大する
ことになる。
【０００９】第２の問題点は、多ピン化が進むにつれて
パッケージ内部の配線が長くなり、電源、グランド系の
インダクタンスが増大するという点である。例えば、改
善した半導体装置の場合、多ピンＬＳＩの実装密度を大
幅に縮小する効果はあるものの、多ピン化によりボンデ
ィングワイヤ７の長さが増大するとともに、電源、グラ
ンド等を含む内部配線の短縮が行われていないために、
結果的にインダクタンスが増大することになる。
【００１０】本発明は上記の事情に鑑みてなされたもの
であって、ボンディングワイヤの長さを短縮することに
より、インダクタンスを低減することができ、パッケー
ジの小型化を実現することのできる半導体装置を提供す
ることにある。
【００１１】
【課題を解決するための手段】上記課題を解決するため
に、本発明は次の様な半導体装置を採用した。すなわ
ち、請求項１記載の半導体装置は、半導体チップがパッ
ケージ内に封入され、該パッケージに設けられた複数の
側面用外部端子がボンディングワイヤを介して前記半導
体チップに電気的に接続される半導体装置において、前
記半導体チップの一主面に基板が接着され、該基板の主
面に前記パッケージから突出する複数の下面用外部端子
が設けられ、これら下面用外部端子は該基板に接続され
るボンディングワイヤを介して前記半導体チップに電気
的に接続されたものである。
【００１２】請求項２記載の半導体装置は、前記複数の
下面用外部端子は接地端子及び電源端子を含み、前記複
数の側面用外部端子は複数の信号端子からなるものであ
る。
【００１３】請求項３記載の半導体装置は、前記基板
は、電源層及び接地層を含む多層基板からなるものであ
る。
【００１４】本発明の請求項１または２記載の半導体装
置では、前記半導体チップの一主面に基板を接着し、該
基板の主面に前記パッケージから突出する複数の下面用
外部端子を設け、これら下面用外部端子を該基板に接続
されるボンディングワイヤを介して前記半導体チップに
電気的に接続したことにより、ボンディングワイヤの引
き出し方向が２方向となり、多ピン化が進んだ場合でも
ワイヤ長の短縮を図ることが可能になり、その結果、イ
ンダクタンスを低減することが可能になる。
【００１５】請求項３記載の半導体装置では、前記基板
を、電源層及び接地層を含む多層基板としたことによ
り、該多層基板をボンディングワイヤを介して前記半導
体チップに電気的に接続し、前記複数の信号端子をボン
ディングワイヤを介して前記半導体チップに電気的に接
続することで、ワイヤ長が短縮され、インダクタンスが
低減される。また、電源層及び接地層を含む多層基板を
用いたことにより、パッケージの小型化が可能になり、
パッケージ内での配線を短縮することが可能になる。
【００１６】
【発明の実施の形態】以下、本発明の半導体装置の各実
施形態について図面に基づき説明する。
【００１７】（第１の実施形態）図１は本発明の第１の
実施形態の半導体装置を示す断面図、図２は同下面図で
あり、これらの図において、２１はセラミック多層配線
基板（以下、多層基板と称する）、２２は球状の入出力
端子、２３は入出力端子設置用パッドである。
【００１８】多層基板２１は、図３に示すように、電源
層２１ａ、グランド層２１ｂ、電源層２１ｃを含む５層
からなる多層配線基板である。この多層基板２１には、
各層間を導通させるためのスルーホール２４が形成され
ている。この多層基板２１は、タングステン（Ｗ）ペー
ストを用いて所望の電気配線パターンが印刷された厚み
約０．０４ｍｍのアルミナ（Ａｌ2Ｏ3）グリーンシート
を５枚積層した後圧着し、約１５００℃の還元性雰囲気
中で焼成し、その後Ａｕメッキを施すことにより作製さ
れる。
【００１９】多層基板２１の表面に現れた部分のみがＡ
ｕメッキにより覆われている。例えば、図４に示すよう
に、入出力端子設置用パッド２３、基板側ボンディング
パッド２５等である。この多層基板２１は、ポリイミド
系の接着テープ２６により、半導体チップ１の回路形成
面に仮接着された後、２００℃で９０分熱処理を行なう
ことにより、本接着される。
【００２０】一方、半導体チップ１上には、図４に示す
ように、図示しない集積回路と、集積回路に接続してい
るＡｌにより形成されるチップ側ボンディングパッド２
７が設けられている。これらのボンディングパッド２７
は、半導体チップ１の外周部に一定の間隔で千鳥状に配
置されている。外側に配置されたボンディングパッド２
７はシグナル系の電極であり、内側に配置されたボンデ
ィングパッド２７は電源、グランド系の電極である。こ
の半導体チップ１は、リードフレーム３上にエポキシ樹
脂系のＡｇペーストを用いて１８０℃で１時間硬化処理
を行なうことにより接着固定される。
【００２１】前記基板側ボンディングパッド２５は、配
線２８を介して多層基板２１に接続されており、この基
板側ボンディングパッド２５及びリードフレーム３と、
前記チップ側ボンディングパッド２７とは、直径３０μ
ｍのＡｕワイヤからなるボンディングワイヤ７を用いて
ＵＮＴＣボンディングにより接続されている。この場
合、内側のチップ側ボンディングパッド２７は基板側ボ
ンディングパッド２５に、外側のチップ側ボンディング
パッド２７はリードフレーム３に、それぞれ接続されて
いる。
【００２２】リードフレーム３及び多層基板２１に接続
された半導体チップ１は、エポキシ樹脂系の封入樹脂２
を用いて、所望のパッケージ形状になうように設定され
た金型内でトランスファーモールドされ、パッケージ２
９が形成される。パッケージ２９の外側に突出したリー
ドフレーム３は、金型を用いてガルウィング形に加工さ
れる。
【００２３】一方、リード設置面であるパッケージ２９
の底面には、多層基板２１上に設置された入出力端子設
置用パッド２３が露出しており、この入出力端子設置用
パッド２３に上に、Ｓｎ６０−Ｐｂ４０のはんだからな
る入出力端子２２をフラックスを介して設置する。その
後、全体を、２３０℃の窒素ガス雰囲気中のリフロー炉
に通し、入出力端子２２の表面を溶融する。この際、入
出力端子２２は、はんだの表面張力で球状になるととも
に、該はんだにより入出力端子設置用パッド２３に固定
される。
【００２４】ここでは、リードフレーム３に接着された
半導体チップ１上面に、電源層及びグランド層２１ａ〜
２１ｃを有する多層基板２１が設置されているので、電
源、グランド系のボンディングワイヤ７は多層基板２１
に、シグナル系のボンディングワイヤ７はリードフレー
ム３にそれぞれ接続される。
【００２５】電源、グランド系の信号は、多層基板２１
内の電源層及びグランド層２１ａ〜２１ｃとスルーホー
ル２４を通じて、多層基板２１の半導体チップ１と接す
る面と相反する面に設置された入出力端子２２と電気的
に接続される。一方、シグナル系の信号は信号端子とな
るリードフレーム３を通じて外部と電気的に接続され
る。
【００２６】ここで、この半導体装置の作用について説
明する。半導体チップ１上に２列にボンディングパッド
２７を配列し、これらのパッドの内側を電源、グランド
用、外側をシグナル用として設置し、多層基板２１のボ
ンディングパッド２５と半導体チップ１上の内側のボン
ディングパッド２７とをボンディングワイヤ７で接続す
ることにより、従来の同一方向にボンディングワイヤを
引き出した場合と比べてワイヤ長を短縮することが可能
である。
【００２７】また。ワイヤ長を短縮することにより、ボ
ンディングワイヤのインダクタンスを低減することがで
きるので、インダクタンスの増大に起因して発生するパ
ッケージノイズが低減される。また、多層基板２１内に
は、電源層及びグランド層２１ａ〜２１ｃが存在するた
めに、半導体チップ１側の電源、グランド端子から多層
基板２１上の入出力端子２２までの経路におけるインダ
クタンスを、直線的に引き回した場合と比べて低減する
ことが可能になる。
【００２８】ここで、複数のシグナルを同時に“ｈｉｇ
ｈ”から“ｌｏｗ”にスイッチングした場合、 ΔＶ＝Ｎ・Ｌ・（ｄｉ／ｄｔ） で表されるスイッチングノイズを発生する。但し、Ｎは
同時スイッチング数、Ｌは電源、グランドのインダクタ
ンス、ｄｉ／ｄｔは単位時間当たりの電流変化量であ
る。
【００２９】このスイッチングノイズを低減するために
は、配線の各経路（リードフレーム３、ボンディングワ
イヤ７、多層基板２１）におけるインダクタンスを低減
する必要があり、その具体的方法としては、インダクタ
ンスが長さに比例し、面積に反比例することを考慮し
て、本実施形態で用いた、直線的な配線を短縮する、つ
まり、ワイヤ長を短縮することと、配線を広くする、つ
まり電源層及びグランド層を設けることである。
【００３０】本実施形態によれば、半導体チップ１上に
設置されたボンディングパッド２７のうち、内側を電
源、グランド用、外側をシグナル用とし、電源、グラン
ド系とシグナル系とでボンディング方向を変えたので、
電源、グランド系のワイヤ長を短縮することができ、電
源、グランド系のインダクタンスを低減することができ
る。
【００３１】また、電源、グランド系配線については多
層基板を介して入出力端子に接続し、また、シグナル配
線については多層基板によりパッケージの小型化ができ
るので、シグナル、電源、グランド系配線のパッケージ
内での配線を短縮することができ、半導体装置全体のイ
ンダクタンスを低減することができる。る。
【００３２】（第２の実施形態）図５は本発明の第２の
実施形態の半導体装置を示す断面図であり、この半導体
装置が、上述した第１の実施形態の半導体装置と異なる
点は、リードフレーム３の形状をガルウィング形からＪ
リード形に変えたものであり、リードフレーム３の形状
以外の点については、上述した第１の実施形態と全く同
様である。この半導体装置においても、上述した第１の
実施形態の半導体装置と全く同様の作用・効果を奏する
ことができる。
【００３３】
【発明の効果】以上説明した様に、本発明の請求項１ま
たは２記載の半導体装置によれば、半導体チップの一主
面に基板を接着し、該基板の主面に前記パッケージから
突出する複数の下面用外部端子を設け、これら下面用外
部端子を該基板に接続されるボンディングワイヤを介し
て前記半導体チップに電気的に接続したので、ボンディ
ングワイヤの引き出し方向が２方向となり、多ピン化が
進んだ場合でもワイヤ長の短縮を図ることができ、その
結果、インダクタンスの低減を図ることができる。した
がって、ボンディングワイヤの長さを短縮することによ
り、電気的特性を向上させることができ、パッケージの
小型化を実現することができる。
【００３４】請求項３記載の半導体装置によれば、前記
基板を、電源層及び接地層を含む多層基板としたので、
該多層基板をボンディングワイヤを介して前記半導体チ
ップに電気的に接続し、前記複数の信号端子をボンディ
ングワイヤを介して前記半導体チップに電気的に接続す
ることで、ワイヤ長を短縮することができ、インダクタ
ンスを低減することができる。また、電源層及び接地層
を含む多層基板を用いたので、パッケージを小型化する
ことができ、パッケージ内での配線を短縮することがで
きる。
【図面の簡単な説明】
【図１】 本発明の第１の実施形態の半導体装置を示す
断面図である。
【図２】 本発明の第１の実施形態の半導体装置を示す
下面図である。
【図３】 本発明の第１の実施形態の半導体装置の半導
体チップの角部を示す拡大断面図である。
【図４】 本発明の第１の実施形態の半導体装置の半導
体チップの角部を示す拡大平面図である。
【図５】 本発明の第２の実施形態の半導体装置を示す
断面図である。
【図６】 従来の半導体装置の一例を示す断面図であ
る。
【図７】 従来の改善された半導体装置の一例を示す断
面図である。
【符号の説明】
１ 半導体チップ ２ 封入樹脂 ３ リードフレーム ４ グランド層（接地層） ５ 電源層 ６ 接着テープ ７ ボンディングワイヤ ８ ダイボンディング材 ９ ボンディングパッド １１ セラミック基板 １２ ピン １３ 帯状のリード １４ キャップ ２１ セラミック多層配線基板（多層基板） ２１ａ、２１ｃ 電源層 ２１ｂ グランド層 ２２ 入出力端子 ２３ 入出力端子設置用パッド ２４ スルーホール ２５ 基板側ボンディングパッド ２６ ポリイミド系の接着テープ ２７ チップ側ボンディングパッド ２８ 配線 ２９ パッケージ

Claims (3)

    (57)【特許請求の範囲】
  1. 【請求項１】 半導体チップがパッケージ内に封入さ
    れ、該パッケージに設けられた複数の側面用外部端子が
    ボンディングワイヤを介して前記半導体チップに電気的
    に接続される半導体装置において、前記半導体チップの一主面に基板が接着され、該基板の
    主面に前記パッケージから突出する複数の下面用外部端
    子が設けられ、これら下面用外部端子は該基板に接続さ
    れる ボンディングワイヤを介して前記半導体チップに電
    気的に接続されていることを特徴とする半導体装置。
  2. 【請求項２】 前記複数の下面用外部端子は、接地端子
    及び電源端子を含み、前記複数の側面用外部端子は複数
    の信号端子からなることを特徴とする請求項１記載の半
    導体装置。
  3. 【請求項３】 前記基板は、電源層及び接地層を含む多
    層基板からなることを特徴とする請求項１または２記載
    の半導体装置。
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