JP2885414B2 - 半導体装置、その実装方法および電子装置 - Google Patents
半導体装置、その実装方法および電子装置Info
- Publication number
- JP2885414B2 JP2885414B2 JP6043689A JP6043689A JP2885414B2 JP 2885414 B2 JP2885414 B2 JP 2885414B2 JP 6043689 A JP6043689 A JP 6043689A JP 6043689 A JP6043689 A JP 6043689A JP 2885414 B2 JP2885414 B2 JP 2885414B2
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor device
- resin sealing
- sealing portion
- lead
- semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
- H01L2924/1815—Shape
Landscapes
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
- Lead Frames For Integrated Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体装置技術に関し、特に、半導体チッ
プを収容するパッケージ構造技術に関するものである。
プを収容するパッケージ構造技術に関するものである。
近年、電子装置の小形化、高機能化の観点から、配線
基板上に実装されるLSIパッケージの高密度実装化が進
められている。そして、LSIパッケージの高密度実装化
に伴い、LSIパッケージには、LSIチップを外部環境から
保護したり、LSIチップのハンドリングを可能にしたり
するという基本的な機能の他に高密度実装化のための様
々な機能が要求されている。
基板上に実装されるLSIパッケージの高密度実装化が進
められている。そして、LSIパッケージの高密度実装化
に伴い、LSIパッケージには、LSIチップを外部環境から
保護したり、LSIチップのハンドリングを可能にしたり
するという基本的な機能の他に高密度実装化のための様
々な機能が要求されている。
LSIパッケージ構造については、日経マグロウヒル社
発行、「日経エレクトロニクス別冊No.2.マイクロデバ
イセズ、1984年６月11日」P129〜168に記載があり、DIP
に代表されるピン挿入形のパッケージやQFPやSOJに代表
される面実装形のパッケージについて、それらの構造や
それらを構成するパッケージ材料等、様々な角度から多
様化するパッケージ構造について説明されている。
発行、「日経エレクトロニクス別冊No.2.マイクロデバ
イセズ、1984年６月11日」P129〜168に記載があり、DIP
に代表されるピン挿入形のパッケージやQFPやSOJに代表
される面実装形のパッケージについて、それらの構造や
それらを構成するパッケージ材料等、様々な角度から多
様化するパッケージ構造について説明されている。
ところで、従来、このようなLSIパッケージを配線基
板上に実装するには、片面、両面いずれの実装方式で
も、複数のLSIパッケージを配線基板の平面上、水平方
向に実装していた。
板上に実装するには、片面、両面いずれの実装方式で
も、複数のLSIパッケージを配線基板の平面上、水平方
向に実装していた。
ところが、複数のLSIパッケージを配線基板の平面
上、水平方向に実装する従来の技術においては、実装が
水平方向に展開されるため、LSIパッケージの大面積
化、配線基板に構成される回路機能の拡張、あるいは記
憶容量の増加に伴って、配線基板の面積も大面積化しな
ければならなかった。
上、水平方向に実装する従来の技術においては、実装が
水平方向に展開されるため、LSIパッケージの大面積
化、配線基板に構成される回路機能の拡張、あるいは記
憶容量の増加に伴って、配線基板の面積も大面積化しな
ければならなかった。
また、配線基板上に回路が構成された後、その配線基
板の回路機能を拡張したり、あるいはメモリ製品であれ
ば記憶容量を増加させたりすることはできなかった。し
たがって、例えばメモリ製品の場合、記憶容量を増加さ
せるには、複数の配線基板を用意しなければならず、配
線基板を組み込む電子装置も大形化していた。
板の回路機能を拡張したり、あるいはメモリ製品であれ
ば記憶容量を増加させたりすることはできなかった。し
たがって、例えばメモリ製品の場合、記憶容量を増加さ
せるには、複数の配線基板を用意しなければならず、配
線基板を組み込む電子装置も大形化していた。
本発明は上記課題に着目してなされたものであり、そ
の目的は、LSIパッケージの実装密度を向上させること
のできる技術を提供することにある。
の目的は、LSIパッケージの実装密度を向上させること
のできる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、
明細書の記述および添付図面から明らかになるであろ
う。
明細書の記述および添付図面から明らかになるであろ
う。
本願において開示される発明のうち、代表的なものの
概要を簡単に説明すれば、以下のとおりである。
概要を簡単に説明すれば、以下のとおりである。
すなわち、少なくとも２つの半導体装置を積層してな
る半導体装置において、前記積層された上段および下段
の半導体装置のそれぞれは、 （ａ）集積回路および複数の外部端子が形成された主面
と、前記主面に対向する裏面と、前記主面と裏面との間
に形成された側面とによって形成された半導体チップ
と、 （ｂ）内部リードとおよび外部リードとからなる複数の
リードと、 （ｃ）前記内部リードと前記外部端子とをそれぞれ電気
的に接続する接続手段と、 （ｄ）前記半導体チップ、前記内部リードおよび前記接
続手段を封止しており、前記半導体チップの主面または
裏面のどちらか一方の面の上方に位置する部分が凸状に
形成され、前記半導体チップの一方の面に対向する他方
の面の下方に位置する部分が凹状に形成されている樹脂
封止部とを含む半導体装置であって、 （ｅ）前記上段の半導体装置は、前記下段の半導体装置
の樹脂封止部における凸状部分が、前記上段の半導体装
置の樹脂封止部における凹状部分に嵌め込まれて、前記
下段の半導体装置の上に積層されており、 （ｆ）前記上段および下段の半導体装置の複数のリード
は、それぞれの樹脂封止部の上面から露出されており、
前記上段の半導体装置の樹脂封止部の上面から露出され
たリードは、上段の樹脂封止部の側面から下面に沿って
折り曲げられ、その樹脂封止部の下面に沿って折り曲げ
られたリード部分が、前記下段の半導体装置の樹脂封止
部の上面において露出するリード部分に接触されて電気
的に接続されている半導体装置である。
る半導体装置において、前記積層された上段および下段
の半導体装置のそれぞれは、 （ａ）集積回路および複数の外部端子が形成された主面
と、前記主面に対向する裏面と、前記主面と裏面との間
に形成された側面とによって形成された半導体チップ
と、 （ｂ）内部リードとおよび外部リードとからなる複数の
リードと、 （ｃ）前記内部リードと前記外部端子とをそれぞれ電気
的に接続する接続手段と、 （ｄ）前記半導体チップ、前記内部リードおよび前記接
続手段を封止しており、前記半導体チップの主面または
裏面のどちらか一方の面の上方に位置する部分が凸状に
形成され、前記半導体チップの一方の面に対向する他方
の面の下方に位置する部分が凹状に形成されている樹脂
封止部とを含む半導体装置であって、 （ｅ）前記上段の半導体装置は、前記下段の半導体装置
の樹脂封止部における凸状部分が、前記上段の半導体装
置の樹脂封止部における凹状部分に嵌め込まれて、前記
下段の半導体装置の上に積層されており、 （ｆ）前記上段および下段の半導体装置の複数のリード
は、それぞれの樹脂封止部の上面から露出されており、
前記上段の半導体装置の樹脂封止部の上面から露出され
たリードは、上段の樹脂封止部の側面から下面に沿って
折り曲げられ、その樹脂封止部の下面に沿って折り曲げ
られたリード部分が、前記下段の半導体装置の樹脂封止
部の上面において露出するリード部分に接触されて電気
的に接続されている半導体装置である。
また、１つの主面上に複数の短資が形成された配線基
板上に実装する際に、 （ａ）前記下段の半導体装置を、その外部リードと前記
配線基板の複数の端子とをそれぞれ電気的に接続させた
状態で、前記配線基板上に実装する工程と、 （ｂ）前記上段の半導体装置の凹状部分を前記配線基板
上に実装された下段の半導体装置の凸状部分に嵌め込
み、前記上段の半導体装置を、その樹脂封止部の下面に
沿って折り曲げられたリード部分が前記下段の半導体装
置における樹脂封止部上面のリード部分と電気的に接続
された状態で、前記下段の半導体装置上に積み重ねるこ
とにより、前記上段の半導体装置を前記配線基板の実装
面に対して垂直な方向に実装する工程とを有する半導体
装置の実装方法である。
板上に実装する際に、 （ａ）前記下段の半導体装置を、その外部リードと前記
配線基板の複数の端子とをそれぞれ電気的に接続させた
状態で、前記配線基板上に実装する工程と、 （ｂ）前記上段の半導体装置の凹状部分を前記配線基板
上に実装された下段の半導体装置の凸状部分に嵌め込
み、前記上段の半導体装置を、その樹脂封止部の下面に
沿って折り曲げられたリード部分が前記下段の半導体装
置における樹脂封止部上面のリード部分と電気的に接続
された状態で、前記下段の半導体装置上に積み重ねるこ
とにより、前記上段の半導体装置を前記配線基板の実装
面に対して垂直な方向に実装する工程とを有する半導体
装置の実装方法である。
また、少なくとも２つの半導体装置を積層してなる半
導体装置において、前記積層された上段および下段の半
導体装置のそれぞれは、 （ａ）集積回路および複数の外部端子が形成された主面
と、前記主面に対向する裏面と、前記主面と裏面との間
に形成された側面とによって形成された半導体チップ
と、 （ｂ）内部リードおよび外部リードとからなる複数のリ
ードと、 （ｃ）前記内部リードと前記外部端子とをそれぞれ電気
的に接続する接続手段と、 （ｄ）前記半導体チップ、前記内部リードおよび前記接
続手段を封止する樹脂封止部とを含む半導体装置であっ
て、 （ｅ）前記上段および下段の半導体装置の複数のリード
は、それぞれの樹脂封止部の上面から露出されており、
前記上段の半導体装置の樹脂封止部の上面から露出され
たリードは、上段の樹脂封止部の側面から下面に沿って
折り曲げられ、その樹脂封止部の下面に沿って折り曲げ
られたリード部分が、前記下段の半導体装置の樹脂封止
部の上面において露出するリード部分に接触されて電気
的に接続されている半導体装置である。
導体装置において、前記積層された上段および下段の半
導体装置のそれぞれは、 （ａ）集積回路および複数の外部端子が形成された主面
と、前記主面に対向する裏面と、前記主面と裏面との間
に形成された側面とによって形成された半導体チップ
と、 （ｂ）内部リードおよび外部リードとからなる複数のリ
ードと、 （ｃ）前記内部リードと前記外部端子とをそれぞれ電気
的に接続する接続手段と、 （ｄ）前記半導体チップ、前記内部リードおよび前記接
続手段を封止する樹脂封止部とを含む半導体装置であっ
て、 （ｅ）前記上段および下段の半導体装置の複数のリード
は、それぞれの樹脂封止部の上面から露出されており、
前記上段の半導体装置の樹脂封止部の上面から露出され
たリードは、上段の樹脂封止部の側面から下面に沿って
折り曲げられ、その樹脂封止部の下面に沿って折り曲げ
られたリード部分が、前記下段の半導体装置の樹脂封止
部の上面において露出するリード部分に接触されて電気
的に接続されている半導体装置である。
上記した本発明によれば、複数の半導体装置を、各半
導体装置を構成するパッケージ同士が密着した状態で導
通させることができるため、半導体装置間の間隔が短く
なり、実装密度を向上させることが可能となる。
導体装置を構成するパッケージ同士が密着した状態で導
通させることができるため、半導体装置間の間隔が短く
なり、実装密度を向上させることが可能となる。
また、本発明によれば、半導体装置の着脱が可能にな
るため、故障した半導体装置のみを取り替えたり、半導
体装置の着脱により回路機能や記憶容量等を適宜変えた
りすることが可能となる。
るため、故障した半導体装置のみを取り替えたり、半導
体装置の着脱により回路機能や記憶容量等を適宜変えた
りすることが可能となる。
さらに、本発明によれば、半導体装置の実装が、配線
基板の実装面に対して水平方向に展開されるのみなら
ず、実装面に対して垂直な方向にも展開されるため、従
来と同じ実装面積であっても従来よりも実装数を増加さ
せることが可能である。
基板の実装面に対して水平方向に展開されるのみなら
ず、実装面に対して垂直な方向にも展開されるため、従
来と同じ実装面積であっても従来よりも実装数を増加さ
せることが可能である。
〔実施例１〕 第１図は本発明の一実施例である半導体装置のパッケ
ージ外観を示す斜視図、第２図は第１図のII−II線断面
図、第３図はこの半導体装置を複数積み重ねた状態を示
す断面図、第４図はこの半導体装置を配線基板上に実装
した状態を示す斜視図、第５図は配線基板上における半
導体装置の積み重ね状態を示す斜視図である。
ージ外観を示す斜視図、第２図は第１図のII−II線断面
図、第３図はこの半導体装置を複数積み重ねた状態を示
す断面図、第４図はこの半導体装置を配線基板上に実装
した状態を示す斜視図、第５図は配線基板上における半
導体装置の積み重ね状態を示す斜視図である。
まず、本実施例１の半導体装置の構造を第１図〜第３
図により説明する。
図により説明する。
本実施例１の半導体装置1aは、第１図に示すように、
パッケージ2aの上面の中央部に、例えば四角柱状の凸部
3aが形成され、かつ第２図に示すように、パッケージ2a
の裏面に凹部4aが形成された樹脂モールド型のパッケー
ジ構造となっている。
パッケージ2aの上面の中央部に、例えば四角柱状の凸部
3aが形成され、かつ第２図に示すように、パッケージ2a
の裏面に凹部4aが形成された樹脂モールド型のパッケー
ジ構造となっている。
凸部3aの形成されたパッケージ2aの上面には、42アロ
イ等からなる複数の外部リード（外部端子）5aがパッケ
ージ2aの周辺方向に沿って並設されている。そして、こ
れら外部リード5aは、パッケージ2aの側面に沿って垂直
に折曲し、さらに凹部4aの形成されたパッケージ2aの裏
面にＪ字状に回り込み、その先端がパッケージ2aの裏面
に形成された溝部6aに保持されている。
イ等からなる複数の外部リード（外部端子）5aがパッケ
ージ2aの周辺方向に沿って並設されている。そして、こ
れら外部リード5aは、パッケージ2aの側面に沿って垂直
に折曲し、さらに凹部4aの形成されたパッケージ2aの裏
面にＪ字状に回り込み、その先端がパッケージ2aの裏面
に形成された溝部6aに保持されている。
一方、第２図に示すように、外部リード5aと一体成型
されてなる内部リード７は、パッケージ2aの内部に埋設
されており、その一端は、金、あるいは銅等からなるボ
ンディングワイヤ８を介して所定の集積回路が構成され
た半導体チップ９の図示しないボンディングパッドと電
気的に接続されている。この半導体チップ９は、例えば
エポキシ樹脂からなる接合剤10により、42アロイ等から
なるダイパッド11上に接合されている。
されてなる内部リード７は、パッケージ2aの内部に埋設
されており、その一端は、金、あるいは銅等からなるボ
ンディングワイヤ８を介して所定の集積回路が構成され
た半導体チップ９の図示しないボンディングパッドと電
気的に接続されている。この半導体チップ９は、例えば
エポキシ樹脂からなる接合剤10により、42アロイ等から
なるダイパッド11上に接合されている。
パッケージ2aの上記した凹部4aは、このパッケージ2a
と同一形状の他のパッケージ2aの凸部3aを嵌め合わせた
際、その凸部3aを保持できる形状、および寸法となって
いるため、第３図に示すように、各パッケージ2aの凸部
3aと凹部4aとを嵌合して固定し、複数の半導体装置1a,1
a同士を積み重ねることが可能な構造となっている。
と同一形状の他のパッケージ2aの凸部3aを嵌め合わせた
際、その凸部3aを保持できる形状、および寸法となって
いるため、第３図に示すように、各パッケージ2aの凸部
3aと凹部4aとを嵌合して固定し、複数の半導体装置1a,1
a同士を積み重ねることが可能な構造となっている。
そして、本実施例１の半導体装置1aは、同一信号、お
よび同一電源電圧用の外部リード5aの一部がパッケージ
2aの上面と、パッケージ2aの裏面とに配置されているた
め、複数の半導体装置1a,1aをパッケージ2aの高さ方向
に積み重ねた際、各半導体装置1aの同一の外部リード5
a,5a同士が電気的に接続される構造となっている。
よび同一電源電圧用の外部リード5aの一部がパッケージ
2aの上面と、パッケージ2aの裏面とに配置されているた
め、複数の半導体装置1a,1aをパッケージ2aの高さ方向
に積み重ねた際、各半導体装置1aの同一の外部リード5
a,5a同士が電気的に接続される構造となっている。
なお、パッケージ2aの上面の一隅には、複数のパッケ
ージ2a,2a同士を積み重ねる際、極性や接続する外部リ
ード5a,5a同士を間違えないように、目印Ｍが刻設され
ている。
ージ2a,2a同士を積み重ねる際、極性や接続する外部リ
ード5a,5a同士を間違えないように、目印Ｍが刻設され
ている。
このようなパッケージ構造の半導体装置を製造するに
は、例えば次のようにする。
は、例えば次のようにする。
すなわち、まず、リードフレームにおけるダイパッド
11上に半導体チップ９を接合し、半導体チップ９のボン
ディングパッドとリードフレームの内部リード７とをワ
イヤボンディング８によって接合した後、このリードフ
レームを所定の金型に収めて半導体チップ９を樹脂によ
ってモールドしパッケージ2aを形成する。
11上に半導体チップ９を接合し、半導体チップ９のボン
ディングパッドとリードフレームの内部リード７とをワ
イヤボンディング８によって接合した後、このリードフ
レームを所定の金型に収めて半導体チップ９を樹脂によ
ってモールドしパッケージ2aを形成する。
次いで、樹脂が硬化した後、樹脂から露出する外部リ
ード5aを所定長で切断し、パッケージ2aを上記リードフ
レームの外枠から分離した後、外部リード5aをパッケー
ジ2aの側面に沿って垂直に折曲し、さらにパッケージ2a
の裏面に形成された溝部6aで保持させる。
ード5aを所定長で切断し、パッケージ2aを上記リードフ
レームの外枠から分離した後、外部リード5aをパッケー
ジ2aの側面に沿って垂直に折曲し、さらにパッケージ2a
の裏面に形成された溝部6aで保持させる。
次に、本実施例１の半導体装置１の実装方法を第４
図、および第５図により説明する。なお、配線基板のラ
ンド上に半導体装置1aを実装する方法（第４図により説
明）は従来技術と同じである。
図、および第５図により説明する。なお、配線基板のラ
ンド上に半導体装置1aを実装する方法（第４図により説
明）は従来技術と同じである。
まず、配線基板12上にメタルマスクを用いた印刷方式
等によりクリームはんだ（図示せず）を塗布し、その
後、半導体装置1aをバキューム・ピックアップ（図示せ
ず）等により吸着し、この半導体装置1aの外部リード5a
と配線基板12のランド13とを位置合わせした状態で、こ
の半導体装置1aを上記したクリームはんだに軽く押し込
む。なお、半導体装置1aの吸着、およびクリームはんだ
への押し込み等は、例えば全てプログラム・コントロー
ルにより自動的に行われる。
等によりクリームはんだ（図示せず）を塗布し、その
後、半導体装置1aをバキューム・ピックアップ（図示せ
ず）等により吸着し、この半導体装置1aの外部リード5a
と配線基板12のランド13とを位置合わせした状態で、こ
の半導体装置1aを上記したクリームはんだに軽く押し込
む。なお、半導体装置1aの吸着、およびクリームはんだ
への押し込み等は、例えば全てプログラム・コントロー
ルにより自動的に行われる。
その後、リフローはんだ付け法、あるいはVPS（Vapor
Phase reflow Soldering）法等により、はんだを溶か
しはんだ付けを行い、配線基板12上に半導体装置1aを実
装する（第４図）。
Phase reflow Soldering）法等により、はんだを溶か
しはんだ付けを行い、配線基板12上に半導体装置1aを実
装する（第４図）。
次に、配線基板12に実装された半導体装置1aのパッケ
ージ2aの目印Ｍ（第４図参照）と、その上に積み重ねて
実装する半導体装置1aのパッケージ2aの目印Ｍとを合わ
せた状態で、下方のパッケージ2aの凸部3aと、その上に
積み重ねて実装するパッケージ2aの凹部4a（第２図参
照）とを嵌め合わせる。
ージ2aの目印Ｍ（第４図参照）と、その上に積み重ねて
実装する半導体装置1aのパッケージ2aの目印Ｍとを合わ
せた状態で、下方のパッケージ2aの凸部3aと、その上に
積み重ねて実装するパッケージ2aの凹部4a（第２図参
照）とを嵌め合わせる。
そして、下方のパッケージ2aの上面に位置する外部リ
ード5aとその上方に積み重ねるパッケージ2aの裏面に位
置する外部リード5aとが確実に導通状態となるように上
方のパッケージ2aを押し込み、半導体装置1aを配線基板
12の実装面Ａに対して垂直な方向に積み重ねる（第５
図）。
ード5aとその上方に積み重ねるパッケージ2aの裏面に位
置する外部リード5aとが確実に導通状態となるように上
方のパッケージ2aを押し込み、半導体装置1aを配線基板
12の実装面Ａに対して垂直な方向に積み重ねる（第５
図）。
この際、本実施例１では、半導体装置1a,1a同士を着
脱自在の状態にしておくが、パッケージ2aの凸部3a、ま
たは凸部3aを嵌め込む凹部4aにエポキシ樹脂等の接着剤
を塗布し、これらパッケージ2a,2a同士を接着し、半導
体装置1a,1a同士を確実に固定しても良い。
脱自在の状態にしておくが、パッケージ2aの凸部3a、ま
たは凸部3aを嵌め込む凹部4aにエポキシ樹脂等の接着剤
を塗布し、これらパッケージ2a,2a同士を接着し、半導
体装置1a,1a同士を確実に固定しても良い。
このように本実施例１によれば、以下の効果を得るこ
とができる。
とができる。
（１）．パッケージ2a,2aを密着した状態で半導体装置1
a,1a同士を導通することができるため、半導体装置1a,1
a間の間隔が短くなり、実装密度を高密度化することが
できる。
a,1a同士を導通することができるため、半導体装置1a,1
a間の間隔が短くなり、実装密度を高密度化することが
できる。
（２）．半導体装置1aを配線基板12の実装面Ａに対して
水平な方向に実装するのみならず、実装面Ａに対して垂
直な方向に積み重ね実装することができるため、従来と
同じ実装面積であっても、従来よりも多くの半導体装置
1aを実行することが可能となる。
水平な方向に実装するのみならず、実装面Ａに対して垂
直な方向に積み重ね実装することができるため、従来と
同じ実装面積であっても、従来よりも多くの半導体装置
1aを実行することが可能となる。
（３）．積み重ねた複数の半導体装置1a同士を着脱自在
の状態に固定しておけば、故障した半導体装置1aのみを
取り替えたり、半導体装置1aの着脱により回路機能や記
憶容量等を適宜変えたりすることが可能となる。
の状態に固定しておけば、故障した半導体装置1aのみを
取り替えたり、半導体装置1aの着脱により回路機能や記
憶容量等を適宜変えたりすることが可能となる。
（４）．上記（１）により、各パッケージ2a,2a間の配
線長が従来技術に比べて短くなるため、信号の伝達速度
を高速にすることが可能となる。
線長が従来技術に比べて短くなるため、信号の伝達速度
を高速にすることが可能となる。
（５）．上記（１），（４）により、配線長が短くなる
ため、外来ノイズの影響を受けにくくなり、信頼性の高
い信号の授受が可能となる。
ため、外来ノイズの影響を受けにくくなり、信頼性の高
い信号の授受が可能となる。
以上、本発明者によってなされた発明を実施例に基づ
き具体的に説明したが、本発明は前記実施例１に限定さ
れるものではなく、その要旨を逸脱しない範囲で種々変
更可能であることはいうまでもない。
き具体的に説明したが、本発明は前記実施例１に限定さ
れるものではなく、その要旨を逸脱しない範囲で種々変
更可能であることはいうまでもない。
例えば、前記実施例１においては、一つのパッケージ
の面に一つの凸部を形成した場合について説明したが、
これに限定されるものではなく、例えば一つのパッケー
ジ面に複数の凸部を形成するとともに、これと嵌合する
パッケージ面に凸部に対応する複数の凹部を形成しても
良い。
の面に一つの凸部を形成した場合について説明したが、
これに限定されるものではなく、例えば一つのパッケー
ジ面に複数の凸部を形成するとともに、これと嵌合する
パッケージ面に凸部に対応する複数の凹部を形成しても
良い。
以上の説明では主として本発明者によってなされた発
明をその背景となった利用分野である樹脂モールド形の
パッケージを備える半導体装置に適用した場合について
説明したが、これに限定されず種々適用可能であり、例
えばセラミック形のパッケージを備える半導体装置に適
用しても良い。
明をその背景となった利用分野である樹脂モールド形の
パッケージを備える半導体装置に適用した場合について
説明したが、これに限定されず種々適用可能であり、例
えばセラミック形のパッケージを備える半導体装置に適
用しても良い。
本願において開示される発明のうち、代表的なものに
よって得られる効果を簡単に説明すれば、下記のとおり
である。
よって得られる効果を簡単に説明すれば、下記のとおり
である。
すなわち、第１に、複数の半導体装置を、各半導体装
置を構成するパッケージ同士を密着した状態で導通する
ことができるため、半導体装置間の間隔が短くなり、実
装密度を向上させることが可能となる。
置を構成するパッケージ同士を密着した状態で導通する
ことができるため、半導体装置間の間隔が短くなり、実
装密度を向上させることが可能となる。
第２に、半導体装置の着脱が可能になるため、故障し
た半導体装置のみを取り替えたり、半導体装置の着脱に
より回路機能や記憶容量等を適宜変えたりすることが可
能となる。
た半導体装置のみを取り替えたり、半導体装置の着脱に
より回路機能や記憶容量等を適宜変えたりすることが可
能となる。
第３に、半導体装置の実装が配線基板の実装面に対し
て水平な方向のみならず、実装面に対して垂直な方向に
展開されるため、従来と同じ実装面積であっても従来よ
り多くの半導体装置を実装することが可能となる。
て水平な方向のみならず、実装面に対して垂直な方向に
展開されるため、従来と同じ実装面積であっても従来よ
り多くの半導体装置を実装することが可能となる。
第１図は本発明の一実施例である半導体装置のパッケー
ジ外観を示す斜視図、 第２図は第１図のII−II線断面図、 第３図はこの半導体装置を複数積み重ねた状態を示す断
面図、 第４図はこの半導体装置を配線基板上に実装した状態を
示す斜視図、 第５図は配線基板上における半導体装置の積み重ね状態
を示す斜視図、 1a,1b,1c……半導体装置、2a,2b,2c……パッケージ、3
a,3b,3d……凸部、3c……小凸部、4a,4b……凹部、4c…
…小凹部、5a,5b……外部リード（外部端子）、6a,6b…
…溝部、７……内部リード、８……ボンディングワイ
ヤ、９……半導体チップ、10……接合剤、11……ダイパ
ッド、12……配線基板、13……ランド、14a,14b……ソ
ケット、15……凸状部、16……接触子、17……窪み部、
18……小凸状部、19……挿入部、Ａ……実装面、Ｍ……
目印。
ジ外観を示す斜視図、 第２図は第１図のII−II線断面図、 第３図はこの半導体装置を複数積み重ねた状態を示す断
面図、 第４図はこの半導体装置を配線基板上に実装した状態を
示す斜視図、 第５図は配線基板上における半導体装置の積み重ね状態
を示す斜視図、 1a,1b,1c……半導体装置、2a,2b,2c……パッケージ、3
a,3b,3d……凸部、3c……小凸部、4a,4b……凹部、4c…
…小凹部、5a,5b……外部リード（外部端子）、6a,6b…
…溝部、７……内部リード、８……ボンディングワイ
ヤ、９……半導体チップ、10……接合剤、11……ダイパ
ッド、12……配線基板、13……ランド、14a,14b……ソ
ケット、15……凸状部、16……接触子、17……窪み部、
18……小凸状部、19……挿入部、Ａ……実装面、Ｍ……
目印。
フロントページの続き (72)発明者 国戸 総一 東京都小平市上水本町５丁目20番１号 日立超エル・エス・アイ・エンジニアリ ング株式会社内 (72)発明者 野坂 寿雄 東京都小平市上水本町５丁目20番１号 日立超エル・エス・アイ・エンジニアリ ング株式会社内 (72)発明者 中村 英明 東京都小平市上水本町５丁目20番１号 日立超エル・エス・アイ・エンジニアリ ング株式会社内 (56)参考文献 実開 昭49−106276（ＪＰ，Ｕ) 実開 昭57−12754（ＪＰ，Ｕ) 実開 昭59−140445（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 25/10 H01L 23/28
Claims (5)
- 【請求項１】少なくとも２つの半導体装置を積層してな
る半導体装置において、前記積層された上段および下段
の半導体装置のそれぞれは、 （ａ）集積回路および複数の外部端子が形成された主面
と、前記主面に対向する裏面と、前記主面と裏面との間
に形成された側面とによって形成された半導体チップ
と、 （ｂ）前記半導体チップの周囲に先端が位置する内部リ
ードと、この内部リードと一体に形成された外部リード
とからなる複数のリードと、 （ｃ）前記内部リードと前記外部端子とをそれぞれ電気
的に接続する接続手段と、 （ｄ）前記半導体チップ、前記内部リードおよび前記接
続手段を封止しており、前記半導体チップの主面または
裏面のどちらか一方の面の上方に位置する部分が凸状に
形成され、前記半導体チップの一方の面に対向する他方
の面の下方に位置する部分が凹状に形成されている樹脂
封止部とを含む半導体装置であって、 （ｅ）前記上段の半導体装置は、前記下段の半導体装置
の樹脂封止部における凸状部分が、前記上段の半導体装
置の樹脂封止部における凹状部分に嵌め込まれて、前記
下段の半導体装置の上に積層されており、 （ｆ）前記上段および下段の半導体装置の複数のリード
は、それぞれの樹脂封止部の上面から露出されており、
前記上段の半導体装置の樹脂封止部の上面から露出され
たリードは、一端が前記半導体チップの周囲に延在し、
他端は、上段の樹脂封止部の側面から下面に沿って折り
曲げられ、前記下段の半導体装置の樹脂封止部上面から
露出されたリードは、一端が半導体チップの周囲に延在
し、他端は、下段の樹脂封止部の側面から下面に沿って
折り曲げられ、前記上段の半導体装置の樹脂封止部の下
面に沿って折り曲げられたリード部分が、前記下段の半
導体装置の樹脂封止部の上面において露出するリード部
分に接触されて電気的に接続されていることを特徴とす
る半導体装置。 - 【請求項２】請求項１記載の半導体装置を、１つの主面
上に複数の端子が形成された配線基板上に実装する際
に、 （ａ）前記下段の半導体装置を、その外部リードと前記
配線基板の複数の端子とをそれぞれ電気的に接続させた
状態で、前記配線基板上に実装する工程と、 （ｂ）前記上段の半導体装置の凹状部分を前記配線基板
上に実装された下段の半導体装置の凸状部分に嵌め込
み、前記上段の半導体装置を、その樹脂封止部の下面に
沿って折り曲げられたリード部分が前記下段の半導体装
置における樹脂封止部上面のリード部分と電気的に接続
された状態で、前記下段の半導体装置上に積み重ねるこ
とにより、前記上段の半導体装置を前記配線基板の実装
面に対して垂直な方向に実装する工程とを有することを
特徴とする半導体装置の実装方法。 - 【請求項３】１つの主面上に複数の端子が形成された配
線基板上に少なくとも２つの半導体装置が積層されてな
るモジュール回路を有する電子装置において、前記積層
された上段および下段の半導体装置のそれぞれは、 （ａ）集積回路および複数の外部端子が形成された主面
と、前記主面に対向する裏面と、前記主面と裏面との間
に形成された側面とによって形成された半導体チップ
と、 （ｂ）前記半導体チップの周囲に先端が位置する内部リ
ードと、この内部リードと一体に形成された外部リード
とからなる複数のリードと、 （ｃ）前記内部リードと前記外部端子とをそれぞれ電気
的に接続する接続手段と、 （ｄ）前記半導体チップ、前記内部リードおよび前記接
続手段を封止しており、前記半導体チップの主面または
裏面のどちらか一方の面の上方に位置する部分が凸状に
形成され、前記半導体チップの一方の面に対向する他方
の面の下方に位置する部分が凹状に形成されている樹脂
封止部とを含み、 （ｅ）前記上段の半導体装置は、前記下段の半導体装置
の樹脂封止部における凸状部分が、前記上段の半導体装
置の樹脂封止部における凹状部分に嵌め込まれて、前記
下段の半導体装置の上に積層されており、 （ｆ）前記上段および下段の半導体装置の複数のリード
は、それぞれの樹脂封止部の上面から露出されており、
前記上段の半導体装置の樹脂封止部の上面から露出され
たリードは、一端が前記半導体チップの周囲に延在し、
他端は、上段の樹脂封止部の側面から下面に沿って折り
曲げられ、前記下段の半導体装置の樹脂封止部上面から
露出されたリードは、一端が半導体チップの周囲に延在
し、他端は、下段の樹脂封止部の側面から下面に沿って
折り曲げられ、前記上段の半導体装置の樹脂封止部の下
面に沿って折り曲げられたリード部分が、前記下段の半
導体装置の樹脂封止部の上面において露出するリード部
分に接触されて電気的に接続されており、 （ｇ）前記積層された半導体装置は、前記下段の半導体
装置の複数のリードが、前記配線基板の複数の端子のそ
れぞれに電気的に接続されて前記配線基板の主面上に実
装されていることを特徴とする電子装置。 - 【請求項４】少なくとも２つの半導体装置を積層してな
る半導体装置において、前記積層された上段および下段
の半導体装置のそれぞれは、 （ａ）集積回路および複数の外部端子が形成された主面
と、前記主面に対向する裏面と、前記主面と裏面との間
に形成された側面とによって形成された半導体チップ
と、 （ｂ）前記半導体チップの周囲に先端が位置する内部リ
ードと、この内部リードと一体に形成された外部リード
とからなる複数のリードと、 （ｃ）前記内部リードと前記外部端子とをそれぞれ電気
的に接続する接続手段と、 （ｄ）前記半導体チップ、前記内部リードおよび前記接
続手段を封止する樹脂封止部とを含む半導体装置であっ
て、 （ｅ）前記上段および下段の半導体装置の複数のリード
は、それぞれの樹脂封止部の上面から露出されており、
前記上段の半導体装置の樹脂封止部の上面から露出され
たリードは、一端が前記半導体チップの周囲に延在し、
他端は、上段の樹脂封止部の側面から下面に沿って折り
曲げられ、前記下段の半導体装置の樹脂封止部上面から
露出されたリードは、一端が半導体チップの周囲に延在
し、他端は、下段の樹脂封止部の側面から下面に沿って
折り曲げられ、前記上段の半導体装置の樹脂封止部の下
面に沿って折り曲げられたリード部分が、前記下段の半
導体装置の樹脂封止部の上面において露出するリード部
分に接触されて電気的に接続されていることを特徴とす
る半導体装置。 - 【請求項５】１つの主面上に複数の端子が形成された配
線基板上に少なくとも２つの半導体装置が積層されてな
るモジュール回路を有する電子装置において、前記積層
された上段および下段の半導体装置のそれぞれは、 （ａ）集積回路および複数の外部端子が形成された主面
と、前記主面に対向する裏面と、前記主面と裏面との間
に形成された側面とによって形成された半導体チップ
と、 （ｂ）前記半導体チップの周囲に先端が位置する内部リ
ードと、この内部リードと一体に形成された外部リード
とからなる複数のリードと、 （ｃ）前記内部リードと前記外部端子とをそれぞれ電気
的に接続する接続手段と、 （ｄ）前記半導体チップ、前記内部リードおよび前記接
続手段を封止する樹脂封止部とを含み、 （ｅ）前記上段および下段の半導体装置の複数のリード
は、それぞれの樹脂封止部の上面から露出されており、
前記上段の半導体装置の樹脂封止部の上面から露出され
たリードは、一端が前記半導体チップの周囲に延在し、
他端は、上段の樹脂封止部の側面から下面に沿って折り
曲げられ、前記下段の半導体装置の樹脂封止部上面から
露出されたリードは、一端が半導体チップの周囲に延在
し、他端は、下段の樹脂封止部の側面から下面に沿って
折り曲げられ、前記上段の半導体装置の樹脂封止部の下
面に沿って折り曲げられたリード部分が、前記下段の半
導体装置の樹脂封止部の上面において露出するリード部
分に接触されて電気的に接続されており、 （ｆ）前記積層された半導体装置は、前記下段の半導体
装置の複数のリードが、前記配線基板の複数の端子のそ
れぞれに電気的に接続されて前記配線基板の主面上に実
装されていることを特徴とする電子装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6043689A JP2885414B2 (ja) | 1989-03-13 | 1989-03-13 | 半導体装置、その実装方法および電子装置 |
| KR1019900003253A KR0145696B1 (ko) | 1989-03-13 | 1990-03-12 | 반도체장치 및 그들을 적층한 모듈과 그것을 실장한 전자장치 |
| US07/915,761 US5266834A (en) | 1989-03-13 | 1992-07-21 | Semiconductor device and an electronic device with the semiconductor devices mounted thereon |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6043689A JP2885414B2 (ja) | 1989-03-13 | 1989-03-13 | 半導体装置、その実装方法および電子装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02239651A JPH02239651A (ja) | 1990-09-21 |
| JP2885414B2 true JP2885414B2 (ja) | 1999-04-26 |
Family
ID=13142212
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6043689A Expired - Fee Related JP2885414B2 (ja) | 1989-03-13 | 1989-03-13 | 半導体装置、その実装方法および電子装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2885414B2 (ja) |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2575566B2 (ja) * | 1992-01-24 | 1997-01-29 | 株式会社東芝 | 半導体装置 |
| US5670429A (en) * | 1993-06-30 | 1997-09-23 | Rohm Co. Ltd. | Process of conveying an encapsulated electronic component by engaging an integral resin projection |
| US5567653A (en) * | 1994-09-14 | 1996-10-22 | International Business Machines Corporation | Process for aligning etch masks on an integrated circuit surface using electromagnetic energy |
| US6323060B1 (en) | 1999-05-05 | 2001-11-27 | Dense-Pac Microsystems, Inc. | Stackable flex circuit IC package and method of making same |
| US6163076A (en) * | 1999-06-04 | 2000-12-19 | Advanced Semiconductor Engineering, Inc. | Stacked structure of semiconductor package |
| KR20010058586A (ko) * | 1999-12-30 | 2001-07-06 | 마이클 디. 오브라이언 | 반도체패키지 및 이를 이용한 실장방법 |
| US6518659B1 (en) | 2000-05-08 | 2003-02-11 | Amkor Technology, Inc. | Stackable package having a cavity and a lid for an electronic device |
| US6424031B1 (en) | 2000-05-08 | 2002-07-23 | Amkor Technology, Inc. | Stackable package with heat sink |
| US6404043B1 (en) | 2000-06-21 | 2002-06-11 | Dense-Pac Microsystems, Inc. | Panel stacking of BGA devices to form three-dimensional modules |
| US6667544B1 (en) | 2000-06-30 | 2003-12-23 | Amkor Technology, Inc. | Stackable package having clips for fastening package and tool for opening clips |
| KR20030001032A (ko) * | 2001-06-28 | 2003-01-06 | 동부전자 주식회사 | 멀티 스택형 패키지의 실장 구조 |
| US6573461B2 (en) | 2001-09-20 | 2003-06-03 | Dpac Technologies Corp | Retaining ring interconnect used for 3-D stacking |
| US6573460B2 (en) | 2001-09-20 | 2003-06-03 | Dpac Technologies Corp | Post in ring interconnect using for 3-D stacking |
| US6977431B1 (en) | 2003-11-05 | 2005-12-20 | Amkor Technology, Inc. | Stackable semiconductor package and manufacturing method thereof |
| US6998703B2 (en) * | 2003-12-04 | 2006-02-14 | Palo Alto Research Center Inc. | Thin package for stacking integrated circuits |
| US7009296B1 (en) | 2004-01-15 | 2006-03-07 | Amkor Technology, Inc. | Semiconductor package with substrate coupled to a peripheral side surface of a semiconductor die |
| JP5067038B2 (ja) * | 2007-06-22 | 2012-11-07 | ソニー株式会社 | 半導体装置 |
| KR101718321B1 (ko) * | 2014-12-23 | 2017-03-21 | 인텔 코포레이션 | 패키지 온 패키지 제품을 위한 와이어 리드를 포함하는 적층 패키지 어셈블리, 컴퓨팅 디바이스 및 집적 패키지 설계 방법 |
| JP7241398B2 (ja) * | 2019-07-19 | 2023-03-17 | 株式会社ロゴスコーポレーション | 照明装置、照明装置の組合構造、取付部品、及び、照明装置と取付部品の取付構造 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5238914Y2 (ja) * | 1972-12-28 | 1977-09-03 | ||
| JPS5712754U (ja) * | 1980-06-26 | 1982-01-22 |
-
1989
- 1989-03-13 JP JP6043689A patent/JP2885414B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02239651A (ja) | 1990-09-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2885414B2 (ja) | 半導体装置、その実装方法および電子装置 | |
| US5352851A (en) | Edge-mounted, surface-mount integrated circuit device | |
| US6469897B2 (en) | Cavity-down tape ball grid array package assembly with grounded heat sink and method of fabricating the same | |
| US5895234A (en) | Semiconductor device and method for producing the same | |
| JP2932432B2 (ja) | 半導体パッケージの構造及びパッケージ方法 | |
| JP2878564B2 (ja) | 半導体パッケージ | |
| JP3656861B2 (ja) | 半導体集積回路装置及び半導体集積回路装置の製造方法 | |
| JPS6110299A (ja) | 集積回路実装構造 | |
| JP3203200B2 (ja) | 半導体装置 | |
| JP3159950B2 (ja) | 半導体パッケージ実装用ソケット | |
| JPS6379361A (ja) | 立設実装形半導体装置 | |
| JP2705468B2 (ja) | 混成集積回路装置 | |
| JP3173308B2 (ja) | 半導体集積回路装置 | |
| JPH0922959A (ja) | 半導体装置及び半導体装置ユニット | |
| JPS62226636A (ja) | プラスチツクチツプキヤリア | |
| KR100788340B1 (ko) | 반도체 패키지 | |
| KR940006578B1 (ko) | 반도체 패케이지 및 그 제조방법 | |
| KR940010298A (ko) | 반도체 패키지 및 그의 제조방법 | |
| KR200278535Y1 (ko) | 칩 크기 패키지 | |
| KR100567045B1 (ko) | 반도체 패키지 | |
| KR20040045696A (ko) | 반도체 패키지 제조 방법 | |
| KR20020057358A (ko) | 멀티칩 모듈 패키지 및 제조방법 | |
| JPH098171A (ja) | 半導体パッケージ | |
| JPS59188949A (ja) | 半導体装置 | |
| JPH06132472A (ja) | Ｉｃパッケージ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313117 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |