JPH098171A - 半導体パッケージ - Google Patents
半導体パッケージInfo
- Publication number
- JPH098171A JPH098171A JP18317895A JP18317895A JPH098171A JP H098171 A JPH098171 A JP H098171A JP 18317895 A JP18317895 A JP 18317895A JP 18317895 A JP18317895 A JP 18317895A JP H098171 A JPH098171 A JP H098171A
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- JP
- Japan
- Prior art keywords
- semiconductor chip
- bonding
- package
- semiconductor
- terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
Landscapes
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
Abstract
(57)【要約】
【目的】 小型・薄型・多ピンで信頼性の高いＰＬＣＣ
を容易に製造して、安価にチップサイズの半導体パッケ
ージを提供する。 【構成】 半導体チップ内側に配された接続端子とボン
ディングするための貫通する窓穴を設けて、ボンディン
グ端子面の裏面に半導体チップを搭載することを特徴と
し、また、多列または多段のボンディング端子を有する
ことも可能であることを特徴とするＰＬＣＣ。
を容易に製造して、安価にチップサイズの半導体パッケ
ージを提供する。 【構成】 半導体チップ内側に配された接続端子とボン
ディングするための貫通する窓穴を設けて、ボンディン
グ端子面の裏面に半導体チップを搭載することを特徴と
し、また、多列または多段のボンディング端子を有する
ことも可能であることを特徴とするＰＬＣＣ。
Description
【０００１】
【産業上の利用分野】本発明は半導体パッケージに関
し、より詳細には半導体チップ内側に配された接続端子
とボンディングするための貫通する窓穴を有し、ボンデ
ィング端子面の裏面に半導体チップを搭載することによ
り、半導体チップのサイズより極僅かに大きいサイズで
信頼性に優れたＰＬＣＣ（プラスチック・リードレス・
チップ・キャリア）に関する。
し、より詳細には半導体チップ内側に配された接続端子
とボンディングするための貫通する窓穴を有し、ボンデ
ィング端子面の裏面に半導体チップを搭載することによ
り、半導体チップのサイズより極僅かに大きいサイズで
信頼性に優れたＰＬＣＣ（プラスチック・リードレス・
チップ・キャリア）に関する。
【０００２】
【従来の技術】通常、プリント配線基板を用いたＰＬＣ
Ｃは、ボンディング端子面と同一面に該ボンディング端
子の内側に半導体チップを搭載し、半導体チップ外周部
に設けられた接続端子とＰＬＣＣのボンディング端子を
ワイヤーボンドして半導体装置とし、基板への接続のた
めに、半導体装置の外周部に設けられた半裁スルーホー
ルを設けている。該半裁スルーホールはその内側にある
ボンディング端子に接続されている。（図８ａ） また図８ｂは、半導体装置全体の厚さを薄くするため
に、半導体チップを搭載する部位を凹形状にしたもので
ある。
Ｃは、ボンディング端子面と同一面に該ボンディング端
子の内側に半導体チップを搭載し、半導体チップ外周部
に設けられた接続端子とＰＬＣＣのボンディング端子を
ワイヤーボンドして半導体装置とし、基板への接続のた
めに、半導体装置の外周部に設けられた半裁スルーホー
ルを設けている。該半裁スルーホールはその内側にある
ボンディング端子に接続されている。（図８ａ） また図８ｂは、半導体装置全体の厚さを薄くするため
に、半導体チップを搭載する部位を凹形状にしたもので
ある。
【０００３】
【発明が解決しようとする課題】しかしながら、上記の
通常のＰＬＣＣにおいては、半導体チップ搭載面とボン
ディング接続端子が同一面のため、半導体チップの外周
部にボンディング接続端子を設ける必要があるので（図
８ａおよび図８ｂ）パッケージのサイズが大きくなって
しまう。ＰＬＣＣの外形寸法を大きくすることは、電子
機器の小型化・薄型化に対する障害となる。本発明はこ
のような問題点を鑑みてなされ、半導体チップ内側に配
された接続端子とボンディングするための貫通する窓穴
を設け、ボンディング端子面の裏面に半導体チップを搭
載することにより、パッケージのサイズを半導体チップ
のサイズより極僅かに大きいサイズにでき、信頼性に優
れた極めて小型で安価なＰＬＣＣを提供しようとするも
のである。
通常のＰＬＣＣにおいては、半導体チップ搭載面とボン
ディング接続端子が同一面のため、半導体チップの外周
部にボンディング接続端子を設ける必要があるので（図
８ａおよび図８ｂ）パッケージのサイズが大きくなって
しまう。ＰＬＣＣの外形寸法を大きくすることは、電子
機器の小型化・薄型化に対する障害となる。本発明はこ
のような問題点を鑑みてなされ、半導体チップ内側に配
された接続端子とボンディングするための貫通する窓穴
を設け、ボンディング端子面の裏面に半導体チップを搭
載することにより、パッケージのサイズを半導体チップ
のサイズより極僅かに大きいサイズにでき、信頼性に優
れた極めて小型で安価なＰＬＣＣを提供しようとするも
のである。
【０００４】
【課題を解決するための手段】上記の目的を達成するた
め、次の構成を備える。すなわち、半導体チップ内側に
配された接続端子とボンディングするための貫通する窓
穴を設けて、ボンディング端子面の裏面に半導体チップ
を搭載することを特徴とし、搭載する半導体チップのサ
イズより極僅かに大きいサイズにできることを特徴とす
る。
め、次の構成を備える。すなわち、半導体チップ内側に
配された接続端子とボンディングするための貫通する窓
穴を設けて、ボンディング端子面の裏面に半導体チップ
を搭載することを特徴とし、搭載する半導体チップのサ
イズより極僅かに大きいサイズにできることを特徴とす
る。
【０００５】
【作用】本発明に係る半導体パッケージは、半導体チッ
プ内側に配された接続端子とボンディングするための貫
通する窓穴を設け、ボンディング端子面の裏面に半導体
チップ搭載面を形成することにより、パッケージのサイ
ズを半導体チップのサイズより極僅かに大きいサイズに
でき、信頼性に優れた、極めて小型で安価なＰＬＣＣを
提供することができる。
プ内側に配された接続端子とボンディングするための貫
通する窓穴を設け、ボンディング端子面の裏面に半導体
チップ搭載面を形成することにより、パッケージのサイ
ズを半導体チップのサイズより極僅かに大きいサイズに
でき、信頼性に優れた、極めて小型で安価なＰＬＣＣを
提供することができる。
【０００６】
【実施例】以下、本発明の実施例について添付図面とと
もに説明する。図１は、半導体チップ１００の内側に配
された接続端子１１０とパッケージのボンディング端子
４０をボンディングするための貫通する窓穴６０を設け
て、半導体チップ１００はボンディング端子面の裏面に
搭載されている。半導体チップ１００を搭載する部位
は、座グリ加工または基材張り合わせによって凹形状に
形成されている。上部はモールド樹脂７０によって封止
されている。図２は、図１のパッケージにスルーホール
５０を設けて多層構造とし、ボンディング端子４０を２
列に配置した実施例の構造である。図３は、図１のパッ
ケージを多層構造として、２段のボンディング端子４０
を配置した実施例の構造である。図４のパッケージは、
上部を充填樹脂８０によって封止するようにしたもので
ある。そのため、ボンディング端子面に充填樹脂８０の
流れを防止する封止用枠９０を形成した構造である。こ
の封止用枠９０は、座グリ加工または基材張り合わせに
よって凹形状に形成されている。図５は、図４のパッケ
ージにスルーホール５０を設けて多層構造とし、ボンデ
ィング端子４０を２列に配置した実施例の構造である。
図６は、図４のパッケージを多層構造として、２段のボ
ンディング端子４０を配置した実施例の構造である。図
７は、図４乃至図６のパッケージの半導体チップ１００
搭載部位の凹形状を省略して、さらに小さいサイズにし
た構造である。図では、図６の構造を基礎としたものを
例示している。図１乃至図６に示した実施例のパッケー
ジのサイズは、搭載する半導体チップのサイズより１〜
２ｍｍ大きい程度、また、図７に示した実施例のパッケ
ージは、半導体チップ搭載部位の凹形状を省略したもの
で、パッケージのサイズは搭載する半導体チップのサイ
ズに極めて近似する、ＣＳＰ（チップ・サイズ・パッケ
ージ）とすることができ、図４乃至図６の実施例に適用
できる。また、図４乃至図６に示した実施例のパッケー
ジは、これを複数個重ねて搭載して（ビルドアップ）用
いることも可能であり、また、基板への接続に用いる端
子は、ボンディング端子面側に形成された接続端子によ
ることも、あるいは半導体チップ搭載面側に形成された
接続端子によることも可能である。また、本発明の半導
体パッケージに係る半導体チップの封止方法として、図
１乃至図３はモールドによる例であり、図４乃至図７は
ポッティングによる例である。このように、いずれの封
止方法も可能である。また、本発明に係る半導体パッケ
ージは、複数個の集合基板として製造することもでき、
さらに半導体組立等の製造コストを下げることが可能で
ある。この場合、フラットに仕上げるプッシュパック工
法を適用すれば、さらに有効であり望ましい。
もに説明する。図１は、半導体チップ１００の内側に配
された接続端子１１０とパッケージのボンディング端子
４０をボンディングするための貫通する窓穴６０を設け
て、半導体チップ１００はボンディング端子面の裏面に
搭載されている。半導体チップ１００を搭載する部位
は、座グリ加工または基材張り合わせによって凹形状に
形成されている。上部はモールド樹脂７０によって封止
されている。図２は、図１のパッケージにスルーホール
５０を設けて多層構造とし、ボンディング端子４０を２
列に配置した実施例の構造である。図３は、図１のパッ
ケージを多層構造として、２段のボンディング端子４０
を配置した実施例の構造である。図４のパッケージは、
上部を充填樹脂８０によって封止するようにしたもので
ある。そのため、ボンディング端子面に充填樹脂８０の
流れを防止する封止用枠９０を形成した構造である。こ
の封止用枠９０は、座グリ加工または基材張り合わせに
よって凹形状に形成されている。図５は、図４のパッケ
ージにスルーホール５０を設けて多層構造とし、ボンデ
ィング端子４０を２列に配置した実施例の構造である。
図６は、図４のパッケージを多層構造として、２段のボ
ンディング端子４０を配置した実施例の構造である。図
７は、図４乃至図６のパッケージの半導体チップ１００
搭載部位の凹形状を省略して、さらに小さいサイズにし
た構造である。図では、図６の構造を基礎としたものを
例示している。図１乃至図６に示した実施例のパッケー
ジのサイズは、搭載する半導体チップのサイズより１〜
２ｍｍ大きい程度、また、図７に示した実施例のパッケ
ージは、半導体チップ搭載部位の凹形状を省略したもの
で、パッケージのサイズは搭載する半導体チップのサイ
ズに極めて近似する、ＣＳＰ（チップ・サイズ・パッケ
ージ）とすることができ、図４乃至図６の実施例に適用
できる。また、図４乃至図６に示した実施例のパッケー
ジは、これを複数個重ねて搭載して（ビルドアップ）用
いることも可能であり、また、基板への接続に用いる端
子は、ボンディング端子面側に形成された接続端子によ
ることも、あるいは半導体チップ搭載面側に形成された
接続端子によることも可能である。また、本発明の半導
体パッケージに係る半導体チップの封止方法として、図
１乃至図３はモールドによる例であり、図４乃至図７は
ポッティングによる例である。このように、いずれの封
止方法も可能である。また、本発明に係る半導体パッケ
ージは、複数個の集合基板として製造することもでき、
さらに半導体組立等の製造コストを下げることが可能で
ある。この場合、フラットに仕上げるプッシュパック工
法を適用すれば、さらに有効であり望ましい。
【０００７】
【発明の効果】本発明によれば、半導体チップ内側に配
された接続端子とボンディングするための貫通する窓穴
を設け、ボンディング端子面の裏面に半導体チップ搭載
面を形成することにより極めて小型・薄型のＰＬＣＣタ
イプのＣＳＰを可能にする。これにより、半導体素子か
らの接続回路長が短くなるので、電気特性を向上させる
ことを可能にする。また、ビルドアップを適用すること
により、高密度実装等の多様な用途に適応することが可
能となる。また、本発明に係る半導体パッケージはＰＬ
ＣＣのみならず、基板への接続に半田ボールを用いて、
ＢＧＡ（ボール・グリッド・アレイ）としても応用する
ことができる。さらに、集合基板として製造することに
より、いっそう製造コストを低減することも可能であ
る。
された接続端子とボンディングするための貫通する窓穴
を設け、ボンディング端子面の裏面に半導体チップ搭載
面を形成することにより極めて小型・薄型のＰＬＣＣタ
イプのＣＳＰを可能にする。これにより、半導体素子か
らの接続回路長が短くなるので、電気特性を向上させる
ことを可能にする。また、ビルドアップを適用すること
により、高密度実装等の多様な用途に適応することが可
能となる。また、本発明に係る半導体パッケージはＰＬ
ＣＣのみならず、基板への接続に半田ボールを用いて、
ＢＧＡ（ボール・グリッド・アレイ）としても応用する
ことができる。さらに、集合基板として製造することに
より、いっそう製造コストを低減することも可能であ
る。
【図１】本発明の半導体パッケージのモールド・タイプ
の断面図
の断面図
【図２】ボンディング端子を２列に配置したモールドタ
イプの断面図
イプの断面図
【図３】ボンディング端子を２段に配置したモールドタ
イプの断面図
イプの断面図
【図４】本発明の半導体パッケージの樹脂充填タイプの
断面図
断面図
【図５】ボンディング端子を２列に配置した樹脂充填タ
イプの断面図
イプの断面図
【図６】ボンディング端子を２段に配置した樹脂充填タ
イプの断面図
イプの断面図
【図７】半導体チップ搭載部位の凹形状を省略したタイ
プの断面図
プの断面図
【図８ａ】従来のＰＬＣＣの断面図
【図８ｂ】従来のＰＬＣＣの半導体チップ搭載部位を凹
形状にした断面図
形状にした断面図
１０ 基材 ２０ 半裁スルーホール ３０ 基板への接続端子 ４０ ボンディング端子 ５０ スルーホール ６０ ボンディング用窓穴 ７０ モールド樹脂 ８０ 充填樹脂 ９０ 封止用枠 １００ 半導体チップ １１０ 半導体チップの接続端子
Claims (2)
- 【請求項１】内側に接続端子の有る半導体チップをボン
ディング端子面の裏面に搭載し、パッケージのボンディ
ング端子をボンディングするための貫通した窓穴を設け
て、該窓穴を通してボンディングすることを特徴とした
ＰＬＣＣ半導体パッケージ。 - 【請求項２】ボンディング端子を多列または多段に配置
した請求項１の半導体パッケージ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18317895A JPH098171A (ja) | 1995-06-15 | 1995-06-15 | 半導体パッケージ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18317895A JPH098171A (ja) | 1995-06-15 | 1995-06-15 | 半導体パッケージ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH098171A true JPH098171A (ja) | 1997-01-10 |
Family
ID=16131147
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18317895A Pending JPH098171A (ja) | 1995-06-15 | 1995-06-15 | 半導体パッケージ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH098171A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100240748B1 (ko) * | 1996-12-30 | 2000-01-15 | 윤종용 | 기판을 갖는 반도체 칩 패키지와 그 제조 방법 및 그를 이용한적층 패키지 |
| US6228975B1 (en) | 1998-04-10 | 2001-05-08 | Teijin Limited | Polyalkylene naphthalate, composition thereof, film, and processes for producing these |
-
1995
- 1995-06-15 JP JP18317895A patent/JPH098171A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100240748B1 (ko) * | 1996-12-30 | 2000-01-15 | 윤종용 | 기판을 갖는 반도체 칩 패키지와 그 제조 방법 및 그를 이용한적층 패키지 |
| US6861737B1 (en) * | 1996-12-30 | 2005-03-01 | Samsung Electronics Co., Ltd. | Semiconductor device packages having semiconductor chips attached to circuit boards, and stack packages using the same |
| US6228975B1 (en) | 1998-04-10 | 2001-05-08 | Teijin Limited | Polyalkylene naphthalate, composition thereof, film, and processes for producing these |
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