KR20040045696A - 반도체 패키지 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 칩 크기에 상관없이 다 수개 적층시킬 수 있는 반도체 패키지의 적층 방법에 관해 개시한 것으로서, 제 1PCB 위에 제 1반도체 칩을 부착시키는 단계와, 제1PCB와 상기 제 1반도체 칩을 연결시키는 제 1본딩 와이어를 형성하는 단계와, 제 1PCB 상에 상기 제 1본딩 와이어 및 제 1반도체 칩을 덮고, 가장자리 부분에 각각의 제 1홀을 구비한 몰딩체를 형성하여 제 1반도체 패키지 제조를 완성시키는 단계와, 제 2PCB 위에 제 2반도체 칩을 부착시키는 단계와, 제 2PCB와 제 2반도체 칩을 연결시키는 제 2본딩 와이어를 형성하는 단계와, 제 2PCB 상에 제 2본딩 와이어 및 제 2반도체 칩을 덮고, 가장자리 부분에 각각의 제 2홀을 구비한 몰딩체를 형성하여 제 2반도체 패키지 제조를 완성시키는 단계와, 제 1반도체 패키지 위에 제 2반도체 패키지를 적층시키는 단계와, 제 1홀 및 제 2홀을 매립시키는 도전제를 형성하는 단계와, 상기 구조의 제 1PCB 저면에 도전성 볼을 부착시키는 단계를 포함한다.
Description
본 발명은 반도체 제조 방법에 관한 것이며, 더욱 구체적으로는 반도체 칩 크기에 상관없이 다 수개 적층시킬 수 있는 반도체 패키지의 적층 방법에 관한 것이다.
반도체 산업에서 집적회로에 대한 패키징 기술은 소형화에 대한 요구 및 실장 신뢰성을 만족시키기 위해 지속적으로 발전되고 있다. 예컨데, 소형화에 대한 요구는 칩 크기에 근접한 패키지에 대한 기술 개발을 이루었으며, 실장 신뢰성에 대한 요구는 실장 작업의 효율성 및 실장후의 기계적/전기적 신뢰성을 향상시킬 수있는 패키징 기술에 대한 중요성을 부각시키고 있다.
상기 패키지의 소형화를 이룬 예로서, 테이프 볼 그리드 어레이(Tape Ball Grid Array : 이하, TBGA) 패키지를 들 수 있다.
도 1은 종래 기술에 따른 반도체 패키지의 적층 방법을 설명하기 위한 단면도이다.
종래 기술에 따른 TBGA 타입의 반도체 패키지의 제조 방법을 설명하기 위한 단면도로서, 도 1을 참고로 하여 설명하면 다음과 같다.
TBGA(11)는 PCB(Print Circuit Board)(10) 위에 제 1접착 테이프(2)를 이용하여 제 1반도체 칩(1)이 실장되고, 제 1반도체 칩(1)의 본딩 패드(미도시)들이 제 1본딩 와이어(3)를 통해 PCB(10)의 금속배선(도시되지 않음)으로 전기적으로 연결된다. 또한, 상기 제 1반도체 칩(1) 위에 제 2접착 테이프(4)를 이용하여 제 2반도체 칩(5)이 실장되고, 상기 제 2반도체 칩(5)의 본딩 패드들이 제 2본딩와이어(6)을 통해 PCB(10)의 금속배선으로 전기적으로 연결된다.
그리고, 상기 제 1및 제 2본딩와이어(3)(6), 제 2반도체 칩(5) 및 금속 배선이 형성된 PCB(10)의 일부가 몰딩체(7)로 봉지되어 외부로부터 보호된다. 이에 더하여 제 1및 제 2본딩 와이어(3)(6)로 연결된 금속배선들은 PCB(10)의 하면으로 이어지며, PCB의 하면에서 각 금속배선들의 일단에 도전성 볼(8)이 형성된다.
그러나, 종래의 기술에서는 제 1및 제 2반도체 칩의 크기가 상이하여야 적층이 가능함으로써, 반도체 칩은 크기에 제한을 받는다. 또한, 제 1및 제 2본딩 와이어의 길이가 서로 달라 전기적 특성이 저하되는 문제점이 있었다.
이에 본 발명은 상기 종래의 문제점을 해결하기 위해 안출된 것으로, 반도체 칩의 크기에 구애받지 않고, 본딩와이어의 길이를 동일하게 제조할 수 있는 반도체 패키지의 적층 방법을 제공함에 그 목적이 있다.
도 1은 종래 기술에 따른 반도체 패키지의 적층 방법을 설명하기 위한 단면도.
도 2a 내지 도 2g는 본 발명의 일 실시예에 따른 반도체 패키지의 적층 방법을 설명하기 위한 단면도.
도 3은 본 발명의 다른 실시예에 따른 반도체 패키지의 적층 방법을 설명하기 위한 단면도.
상기 목적을 달성하기 위한 본 발명에 따른 반도체 패키지의 적층 방법은 제 1PCB 위에 제 1반도체 칩을 부착시키는 단계와, 제1PCB와 상기 제 1반도체 칩을 연결시키는 제 1본딩 와이어를 형성하는 단계와, 제 1PCB 상에 상기 제 1본딩 와이어 및 제 1반도체 칩을 덮고, 가장자리 부분에 각각의 제 1홀을 구비한 몰딩체를 형성하여 제 1반도체 패키지 제조를 완성시키는 단계와, 제 2PCB 위에 제 2반도체 칩을 부착시키는 단계와, 제 2PCB와 제 2반도체 칩을 연결시키는 제 2본딩 와이어를 형성하는 단계와, 제 2PCB 상에 제 2본딩 와이어 및 제 2반도체 칩을 덮고, 가장자리 부분에 각각의 제 2홀을 구비한 몰딩체를 형성하여 제 2반도체 패키지 제조를 완성시키는 단계와, 제 1반도체 패키지 위에 제 2반도체 패키지를 적층시키는 단계와, 제 1홀 및 제 2홀을 매립시키는 도전제를 형성하는 단계와, 상기 구조의 제 1PCB 저면에 도전성 볼을 부착시키는 단계를 포함한 것을 특징으로 한다.
상기 도전제는 솔더 페이스트를 이용한다.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
도 2a 내지 도 2g는 본 발명의 일 실시예에 따른 반도체 패키지의 적층 방법을 설명하기 위한 단면도이다.
본 발명의 일 실시예에 따른 반도체 패키지의 적층 방법은, 도 2a에 도시된 바와 같이, 먼저 제 1PCB(Print Circuit Board)(120) 위에 제 1반도체 칩(100)을 부착시킨다. 이때, 상기 제 1PCB(120)에는 이 후의 공정에서 제 1반도체 칩과 와이어본딩이 되는 본딩영역(미도시)을 가진다. 또한, 상기 제 1반도체 칩(100)은 에지 부분에 본딩 패드(미도시)가 구비된 구조를 가진다.
한편, 제 1PCB(120)와 제 1반도체 칩(100) 사이에 접착 테이프(101)를 개재시키어 이들 간의 접착력을 증가시킨다.
이어서, 도 2b에 도시된 바와 같이, 제 1PCB(120)와 제 1반도체 칩(200)의 본딩 패드를 연결시키는 제 1본딩 와이어(104)를 형성한다.
그런 다음, 도 2c에 도시된 바와 같이, 상기 제 1본딩 와이어(104)를 포함한 상기 제 1PCB를 상부 몰딩다이(132)로 덮는다. 이때, 상부 몰딩다이(132)는 내부에 제 1반도체 칩(100) 및 제 1본딩 와이어(104)를 보호하는 캐버티(cavity)(133)가 구비되며, 또한 가장자리 부분에는 몰드핀(mold pin)(133)이 구비된다.
이 후, 도 2d에 도시된 바와 같이, 상부 몰딩다이의 캐버티(13) 내로 몰딩컴파운드를 공급하여 제 1반도체 칩(100) 및 제 1본딩 와이어(104)를 덮는 몰딩체(106)를 형성함으로서 제 1반도체 패키지(Ⅰ) 제조를 완료한다. 이때, 상기 몰딩체(106)에서, 상기 몰드핀이 위치된 부분에는 제 1홀(105)이 형성된다.
이어, 도 2e에 도시된 바와 같이, 상술한 공정과 동일 방법으로 제 2반도체 패키지(Ⅱ)를 제조한다. 즉, 제 2반도체 패키지(Ⅱ) 제조는 제 2PCB(220) 위에 접착 테이프(201)을 개재시키어 제 2반도체 칩(200)을 부착 ⇒ 제 2본딩 와이어(204) 형성 ⇒ 제 2반도체 칩(200) 및 제 2본딩와이어(204)를 덮는 몰딩체(206) 형성 순으로 진행된다. 이때, 제 2반도체 칩(200)은 제 1반도체 칩(100)과 동일 크기가 아니더라도 상관하다.
그런 다음, 도 2f에 도시된 바와 같이, 제 1반도체 패키지(Ⅰ) 위에 제 2반도체 패키지(Ⅱ)를 적층시킨 다음, 솔더 페이스트(미도시)를 이용하여 상기 제 1 및 제 2홀(105)(205)을 매립시키는 도전제(208)를 형성한다.
이 후, 도 2g에 도시된 바와 같이, 상기 제 1반도체 패키지(Ⅰ)의 제 1PCB 저면에 도전성 볼(300)을 형성한 후, 도전성 볼(300)을 리플로우(reflow)함으로서, 반도체 패키지의 적층 공정을 완료한다.
도 3는 본 발명의 다른 실시예에 따른 반도체 패키지의 적층 방법을 설명하기 위한 단면도이다.
도 3에 도시된 바와 같이, 상술한 공정에 의해 적층된 반도체 패키지를 2개 이상 적층할 수도 있다.
이상에서와 같이, 본 발명은 각각의 반도체 칩을 몰딩한 다음, 상기 몰딩된 상태의 칩들을 적층시킴으로써, 상기 각각의 반도체 칩 크기에 상관없이 2개, 4개 또는 그 이상도 적층 가능하다.
또한, 본 발명은 전기적 신호 길이가 동일하므로 전기적 특성이 향상된 이점이 있다.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.
Claims (2)
- 제 1PCB 위에 제 1반도체 칩을 부착시키는 단계와,상기 제1PCB와 상기 제 1반도체 칩을 연결시키는 제 1본딩 와이어를 형성하는 단계와,상기 제 1PCB 상에 상기 제 1본딩 와이어 및 제 1반도체 칩을 덮고, 가장자리 부분에 각각의 제 1홀을 구비한 몰딩체를 형성하여 제 1반도체 패키지 제조를 완성시키는 단계와,제 2PCB 위에 제 2반도체 칩을 부착시키는 단계와,상기 제 2PCB와 상기 제 2반도체 칩을 연결시키는 제 2본딩 와이어를 형성하는 단계와,상기 제 2PCB 상에 상기 제 2본딩 와이어 및 제 2반도체 칩을 덮고, 가장자리 부분에 각각의 제 2홀을 구비한 몰딩체를 형성하여 제 2반도체 패키지 제조를 완성시키는 단계와,상기 제 1반도체 패키지 위에 상기 제 2반도체 패키지를 적층시키는 단계와,상기 제 1홀 및 제 2홀을 매립시키는 도전제를 형성하는 단계와,상기 구조의 제 1PCB 저면에 도전성 볼을 부착시키는 단계를 포함한 것을 특징으로 하는 반도체 패키지의 적층 방법.
- 제 1항에 있어서, 상기 도전제는 솔더 페이스트를 이용하는 것을 특징으로하는 반도체 패키지의 적층 방법.
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