KR100351925B1 - 적층형 반도체 패키지 - Google Patents

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Abstract

본 발명은 상하방향으로 적층되는 반도체칩중 가운데 위치하는 반도체칩의 상·하면 모두를 전기적 연결에 이용하므로써 패키지를 경박단소화 하는 한편, 열방출 성능이 향상되도록 함과 더불어 적층부에서의 응력이 해소되도록 하여 신뢰성 또한 높은 새로운 구조의 적층형 반도체 패키지를 제공하는데 그 목적이 있다.
이를 위해, 본 발명은 중앙부에 오프닝 영역을 구비한 회로기판(1)과, 상면에 와이어 본딩용 패드(7) 및 플립칩 본딩용 패드(8)가 형성되고 하면에 일정한 패턴의 금속배선이 형성되며 상기 하면이 회로기판(1) 상면에 부착되는 제1반도체칩(2)과, 상기 제1반도체칩(2)의 하면에 형성된 금속배선과 회로기판(1)의 본딩부를 전기적으로 연결하는 플립칩 범프(6a)와, 상기 제1반도체칩(2) 상면의 와이어 본딩용 패드(7)와 회로기판(1)의 본딩부를 전기적으로 연결하는 와이어(5)와, 상기 제1반도체칩(2) 상면의 와이어 본딩용 패드(7) 내측 영역에 부착되는 제2반도체칩(3)과, 상기 제2반도체칩(3)과 제1반도체칩(2)을 전기적으로 연결시키는 플립칩 범프(6b)와, 상기 회로기판(1) 중앙부의 오프닝 영역을 통해 삽입되어 제1반도체칩(2)의 하면에 부착되는 제3반도체칩(4)과, 상기 제3반도체칩(4)과 제2반도체칩(3)을 전기적으로 연결시키는 플립칩 범프(6c)와, 상기 제1반도체칩(2)과 제2반도체칩(3) 및 와이어(5)를 봉지하도록 회로기판(1) 상면에 형성되는 몰드바디(9)를 포함하여서 됨을 특징으로 하는 적층형 반도체 패키지가 제공된다.

Description

적층형 반도체 패키지{stack-type semiconductor package}
본 발명은 적층형 반도체 패키지에 관한 것으로서, 더욱 상세하게는 상하방향으로 적층되는 반도체칩중 가운데 위치하는 반도체칩의 하면에도 금속패턴을 형성하여 상·하면 모두를 전기적 연결에 이용하므로써 패키지가 경박단소화되도록 하는 한편, 열방출 성능을 향상시키고 적층부에서의 응력이 해소되도록 하여 신뢰성 또한 향상된 새로운 구조의 적층형 반도체 패키지를 구현한 것이다.
일반적으로, 반도체 산업에서 집적회로에 대한 패키징 기술은 소형화에 대한 요구 및 실장 신뢰성을 만족시키면서도 메모리 용량을 증가시키기 위해 지금까지 계속 발전해오고 있다.
즉, 소형화에 대한 요구는 칩 스케일에 근접한 패키지에 대한 개발을 가속화시키고 있고, 실장 신뢰성에 대한 요구는 실장작업의 효율성 및 실장후의 기계적·전기적 신뢰성을 향상시킬 수 있는 패키지 제조 기술에 대한 중요성을 부각시키고 있으며, 메모리 용량을 증가시키기 위한 적층형 패키지 제조 기술에 대한 기술 개발 및 중요성 또한 부각되고 있는 실정이다.
이에 따라, 여러 가지 형태의 적층형 반도체 패키지가 고안되고 있으나, 각 패키지마다 갖는 단점 또는 구조적 한계로 인해, 꾸준히 새로운 적층형 반도체 패키지에 개발이 진행되고 있다.
본 발명은 상기한 제반 문제점을 해결하기 위한 것으로서, 상하방향으로 적층되는 반도체칩중 가운데 위치하는 반도체칩의 상·하면 모두를 전기적 연결에 이용하므로써 패키지를 경박단소화 하는데 그 목적이 있다.
한편, 본 발명은 상기한 목적과 더불어, 열방출 성능이 향상되도록 함과 더불어 적층부에서 발생하는 응력이 해소되도록 패키지의 구조를 개선하여 신뢰성 또한 높은 새로운 구조의 적층형 반도체 패키지를 제공하는데 그 목적이 있다.
도 1은 본 발명에 따른 적층형 반도체 패키지 구조를 나타낸 종단면도
도 2는 도 1의 제1반도체칩을 나타낸 종단면도
도 3은 본 발명에 따른 적층형 반도체 패키지의 다른 실시예를 나타낸 종단면도
도 4는 도 3의 제1반도체칩을 나타낸 종단면도
* 도면의 주요부분에 대한 부호의 설명 *
1:회로기판 2:제1반도체칩
3:제2반도체칩 4:제3반도체칩
5:와이어 6a,6b,6c:플립칩 범프
7:와이어 본딩용 패드 8:플립칩 본딩용 패드
9:몰드바디 10:솔더볼
11:회로필름 12:어드헤시브층
13:보호막
상기한 목적을 달성하기 위해, 본 발명은 중앙부에 오프닝 영역을 구비한 회로기판과, 상면에 와이어 본딩용 패드 및 플립칩 본딩용 패드가 형성되고 하면에 일정한 패턴의 금속배선이 형성되며 상기 하면이 회로기판상면에 부착되는 제1반도체칩과, 상기 제1반도체칩의 하면에 형성된 금속배선과 회로기판의 본딩부를 전기적으로 연결하는 플립칩 범프와, 상기 제1반도체칩 상면의 와이어 본딩용 패드와 회로기판의 본딩부를 전기적으로 연결하는 와이어와, 상기 제1반도체칩 상면의 와이어 본딩용 패드 내측 영역에 부착되는 제2반도체칩과, 상기 제2반도체칩과 제1반도체칩을 전기적으로 연결시키는 플립칩 범프와, 상기 회로기판 중앙부의 오프닝 영역을 통해 삽입되어 제1반도체칩의 하면에 부착되는 제3반도체칩과, 상기 제3반도체칩과 제2반도체칩을 전기적으로 연결시키는 플립칩 범프와, 상기 제1반도체칩과 제2반도체칩 및 와이어를 봉지하도록 회로기판 상면에 형성되는 몰드바디를 포함하여서 됨을 특징으로 하는 적층형 반도체 패키지가 제공된다.
이하, 본 발명의 실시예들을 첨부도면 도 1 내지 도 4를 참조하여 상세히 설명하면 다음과 같다.
도 1은 본 발명에 따른 적층형 반도체 패키지 구조를 나타낸 종단면도이고, 도 2는 도 1의 제1반도체칩 구조를 나타낸 종단면도로서, 본 발명의 적층형 반도체패키지는, 중앙부에 사각형상의 오프닝 영역이 구비된 회로기판(1)과, 상면에 와이어 본딩용 패드(7) 및 플립칩 본딩용 패드(8)가 형성되고 하면에 일정한 패턴의 금속배선이 형성되며 상기 하면이 회로기판(1) 상면에 부착되는 제1반도체칩(2)과, 상기 제1반도체칩(2)의 하면에 형성된 금속배선과 회로기판(1)의 본딩부를 전기적으로 연결하는 플립칩 범프(6a)와, 상기 제1반도체칩(2) 상면의 와이어 본딩용 패드(7)와 회로기판(1)의 본딩부를 전기적으로 연결하는 와이어(5)와, 상기 제1반도체칩(2) 상면의 와이어 본딩용 패드(7) 내측 영역에 부착되는 제2반도체칩(3)과, 상기 제2반도체칩(3)과 제1반도체칩(2)을 전기적으로 연결시키는 플립칩 범프(6b)와, 상기 회로기판(1) 중앙부의 오프닝 영역을 통해 삽입되어 제1반도체칩(2)의 하면에 부착되는 제3반도체칩(4)과, 상기 제3반도체칩(4)과 제2반도체칩(3)을 전기적으로 연결시키는 플립칩 범프(6c)와, 상기 제1반도체칩(2)과 제2반도체칩(3) 및 와이어(5)를 봉지하도록 회로기판(1) 상면에 형성되는 몰드바디(9)를 포함하여서 됨을 특징으로 하는 적층형 반도체 패키지가 제공된다.
이 때, 상기 제1반도체칩(2) 하면에 형성되는 금속배선은 FAB(Fabrication) 공정 진행시 웨이퍼 상태로 형성됨이 바람직하다.
그리고, 상기 회로기판(1) 하면에는 적층형 반도체 패키지를 마더보드(mother board)에 실장하기 위한 솔더볼(10)이 부착된다.
한편, 미설명 부호 13은 보호막이다.
이와 같이 구성된 본 발명의 적층형 반도체 패키지 제조과정 및 작용은 다음과 같다.
먼저, 중앙부에 오프닝 영역(opening area)이 형성된 회로기판(1) 상면에 제1반도체칩(2)을 정렬시켜 부착한다.
이 때, 상기 제1반도체칩(2)은 가장자리가 회로기판(1)의 오프닝 영역 주위에 위치하도록 부착되며, 하면에 형성된 플립칩 범프(6a)가 회로기판(1)의 본딩부에 접합되어 부착된다.
이어, 상기 제1반도체칩(2) 상면의 와이어 본딩용 패드(7) 내측 영역에는 제2반도체칩(3)을 부착하고, 상기 회로기판(1) 중앙부의 오프닝 영역을 통해서는 제3반도체칩(4)을 삽입하여 상기 제3반도체칩(4)을 제1반도체칩(2)의 하면에 부착한다.
이 때, 상기 제1반도체칩(2)과 제2반도체칩(3)은 상기 제1반도체칩(2)에 형성된 플립칩 본딩용 패드(8)와 플립칩 범프(6b)와의 결합에 의해 전기적으로 연결되고, 제3반도체칩(4)은 플립칩 범프(6)에 의해 제1반도체칩(3)에 형성된 금속배선과 전기적으로 연결된다.
한편, 상기한 과정을 거친 후에는 제1반도체칩(2) 상면의 와이어 본딩용 패드(7)와 회로기판(1)상의 본딩부를 와이어(5)를 이용하여 전기적으로 연결한다.
이에 따라, 제1반도체칩(2)과 제2반도체칩(3)은 플립칩 범프(6b)에 의해 서로 전기적으로 연결되며, 이와 더불어 제1반도체칩(2)과 제3반도체칩(4) 또한 제1반도체칩 하면에 형성된 금속배선과 플립칩 범프(6c)에 의해 서로 전기적으로 연결된다.
즉, 상기 제1반도체칩(2)과 제2반도체칩(3) 및 제3반도체칩(4)은, 플립칩 범프(6)와 와이어(5) 및 회로기판(1) 그리고 제1반도체칩(2) 뒷면의 금속배선을 통해 서로 전기적으로 연결된 상태를 유지하게 되며, 이에 따라 패키지의 메모리 용량을 증가시킬 수 있게 된다.
한편, 상기와 같이 반도체칩의 적층이 끝난 다음에는 제1반도체칩(2) 및 제2반도체칩(3)과 와이어(5) 등을 외부의 영향으로부터 보호할 수 있도록 에폭시 몰딩콤파운드를 이용하여 봉지하는 엔캡슐레이션 공정을 수행하여 몰드바디(9)를 형성하게 된다.
그 후, 상기 회로기판(1) 하면에 마더보드에의 실장을 위한 솔더볼(10)을 부착하여 패키지를 완성한다.
이와 같이 구성된 본 발명의 적층형 반도체 패키는 제1반도체칩(2)의 상하 양면을 전기적 접속에 이용함에 따라 다음과 같은 장점이 있다.
먼저, 제1반도체칩(2)과 제2반도체칩(3)간의 전기적 연결을 와이어(5) 본딩에 의해 행하는 대신, 상기 제1반도체칩(2)과 제2반도체칩(3)간의 전기적 연결을 플립칩 본딩에 의해 행함에 따라, 반도체 패키지의 높이를 낮출 수 있게 된다.
또한, 회로기판(1)의 오프닝 영역을 통해 삽입되는 제3반도체칩(4)은 패키지의 전체 높이에 아무런 영향을 미치지 않는 위치에 부착되므로, 반도체 패키지의 높이를 증대시키지 않으면서 메모리 용량을 확장시킬 수 있게 된다.
즉, 상기 회로기판(1)의 오프닝 영역 내측에 위치하는 제3반도체칩(4)은 회로기판(1)의 두께를 벗어나지 않으면서 제1반도체칩(2) 하면에 부착되므로 메모리 용량을 확장시키면서도 패키지의 전체 높이에는 아무런 영향을 미치지 않는다.
이와 더불어, 본 발명에서는 제1반도체칩(2)의 와이어 본딩용 패드(7)와 회로기판(1)의 본딩부를 와이어(5) 본딩시, 와이어(5) 루프의 가장 높은 지점이 제1반도체칩(2)에 부착된 제2반도체칩(3)의 상면을 벗어나지 않으므로 인해, 와이어(5) 루프에도 불구하고 패키지의 높이가 증가되지 않는 장점이 있다.
즉, 본 발명에서는 제2반도체칩(3)과 회로기판(1) 사이를 와이어(5) 본딩에 의해 전기적으로 연결하는 대신, 제2반도체칩(3)을 제1반도체칩(2) 상면에 플립칩 본딩한 상태에서상기 제1반도체칩(2)과 회로기판(1)이 와이어(5) 본딩에 의해 전기적으로 연결되도록 하므로써, 칩 상면으로 돌출되는 와이어 루프로 인해 패키지의 두께가 증가하게 되는 단점을 해소할 수 있게 된다.
또한, 제1반도체칩(2)에 대한 제2반도체칩(3) 및 제3반도체칩(4)의 접속이 플립칩 범프(6)에 의해 이루어지므로 다이어태치 어드헤시브가 필요치 않게 되므로 비용을 절감할 수 있게 되며, 다이어태치 어드헤시브의 두께 만큼 패키지 높이를 줄일 수 있게 된다.
한편, 본 발명의 패키지는 회로기판(1)의 면적을 벗어나지 않는 범위에서 반도체칩이 적층되므로 사이즈 면에서도 소형화된 구조이다.
그리고, 본 발명은 제3반도체칩(4)의 뒷면이 외부로 노출되므로 인해 열방출 능력이 향상되는 장점이 있다.
또한, 제1반도체칩(2)과 이에 대해 상하부로 적층되는 제2반도체칩(3) 및 제3반도체칩(4)이 동일 재질이어서, 적층부에 열팽창 계수차에 기인한 응력이 발생하는 현상이 해소된다.
한편, 도 3은 본 발명에 따른 적층형 반도체 패키지의 다른 실시예를 나타낸 종단면도이고, 도 4는 도 3의 회로필름이 하면에 부착된 반도체칩을 나타낸 종단면도로서, 이 경우에는 전술한 실시예의 적층형 패키지와 다른 부분은 구조적으로 동일하며, 다만 제1반도체칩(2)의 하부면에 금속배선이 형성되는 대신, 회로패턴이 형성되며 어드헤시브층(12)이 구비된 회로필름(11)이 부착되는 점이 다르다.
그리고, 상기 제1반도체칩(2)의 하면에 부착되는 회로필름(11)도 웨이퍼 상태에서 미리 부착됨이 바람직하다.
한편, 상기한 실시예들에서 반도체칩의 적층이 끝난 다음에 행해지는 엔캡슐레이션 작업시, 제2반도체칩(3)의 상면이 노출되도록 몰드바디(9)를 형성하면, 제2반도체칩(3) 및 제3반도체칩(4)이 각각 외부로 노출되도록 하므로써 패키지의 열방출 성능을 보다 향상시킬 수 있게 된다.
그리고, 상기한 실시예들에서는 제3반도체칩(4)의 사이즈가 오프닝 영역과 동일한 것으로 되어 있으나, 제3반도체칩(4)의 사이즈가 오프닝 영역 보다 작아도 무방함은 물론이다.
이상에서와 같이, 본 발명은 상하방향으로 적층되는 반도체칩중 가운데 위치하는 반도체칩의 상·하면 모두를 전기적 연결에 이용하므로써 패키지의 경박단소화를 도모할 수 있게 된다.
즉, 본 발명의 반도체 패키지는 반도체칩이 3층으로 적층되는 구조이면서도 2층 높이로 적층되어 메모리 용량의 증가에 비해 패키지가 경박한 구조를 이루게된다.
한편, 본 발명은 상부 및 하부에 위치하는 반도체칩이 외부로 노출되어 열방출 성능이 향상되고, 적층부에서의 응력이 해소되므로 인해 패키지의 신뢰성이 향상되는 효과가 있다.

Claims (5)

  1. 중앙부에 오프닝 영역을 구비한 회로기판과,
    상면에 와이어 본딩용 패드 및 플립칩 본딩용 패드가 형성되고 하면에 일정한 패턴의 금속배선이 형성되며 상기 하면이 회로기판상면에 부착되는 제1반도체칩과,
    상기 제1반도체칩의 하면에 형성된 금속배선과 회로기판의 본딩부를 전기적으로 연결하는 플립칩 범프와,
    상기 제1반도체칩 상면의 와이어 본딩용 패드와 회로기판의 본딩부를 전기적으로 연결하는 와이어와,
    상기 제1반도체칩 상면의 와이어 본딩용 패드 내측 영역에 부착되는 제2반도체칩과,
    상기 제2반도체칩과 제1반도체칩을 전기적으로 연결시키는 플립칩 범프와,
    상기 회로기판 중앙부의 오프닝 영역을 통해 삽입되어 제1반도체칩의 하면에 부착되는 제3반도체칩과,
    상기 제3반도체칩과 제2반도체칩을 전기적으로 연결시키는 플립칩 범프와,
    상기 제1반도체칩과 제2반도체칩 및 와이어를 봉지하도록 회로기판 상면에 형성되는 몰드바디를 포함하여서 됨을 특징으로 하는 적층형 반도체 패키지.
  2. 제 1 항에 있어서,
    상기 제1반도체칩의 하부면에는 회로패턴이 형성되며 어드헤시브층이 구비된 회로필름이 부착됨을 특징으로 하는 적층형 반도체 패키지.
  3. 제 1 항에 있어서,
    상기 제1반도체칩 하면에 형성되는 금속배선은 웨이퍼 상태에서 형성됨을 특징으로 하는 적층형 반도체 패키지.
  4. 제 1 항에 있어서,
    상기 제1반도체칩과 제2반도체칩 및 와이어를 봉지하는 몰드바디 형성시, 상기 제2반도체칩의 상면이 몰드바디 외부로 노출되도록 한 것을 특징으로 하는 적층형 반도체 패키지.
  5. 제 1 항에 있어서,
    상기 회로기판 하면에 솔더볼이 부착됨을 특징으로 하는 적층형 반도체 패키지.
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