JPH10326846A - 半導体パッケージとその製造方法 - Google Patents

半導体パッケージとその製造方法

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JPH10326846A
JPH10326846A JP9135004A JP13500497A JPH10326846A JP H10326846 A JPH10326846 A JP H10326846A JP 9135004 A JP9135004 A JP 9135004A JP 13500497 A JP13500497 A JP 13500497A JP H10326846 A JPH10326846 A JP H10326846A
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睦禎 伊藤
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  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Wire Bonding (AREA)

Abstract

(57)【要約】 【課題】外形寸法を大きくすることなく、しかもマルチ
チップモジュール化を達成し、またマザーボードとの接
続を面実装によって行なうようにした半導体パッケージ
を提供することを目的とする。 【解決手段】絶縁基体１５の凹部１６、１７内に半導体
素子２３を収納し、しかも上記凹部１６、１７を覆う蓋
体を別の半導体素子２８から構成し、この半導体素子２
８の周縁部に設けられている電極をバンプ２９によって
絶縁基体１５の浅い凹部１７の周縁部の接続用ランド１
８に接続するようにしたものである。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体パッケージと
その製造方法に係り、とくに絶縁基体の外方に開放され
た凹部内に半導体素子を配置するようにした半導体パッ
ケージとその製造方法に関する。
【０００２】
【従来の技術】従来の半導体パッケージは、例えば実開
平６−３１１５６号公報によって開示されている。この
ような半導体パッケージは、図１２に示すように絶縁基
体１の上面に凹部２を形成し、この凹部２内に半導体素
子３を収納配置するとともに、半導体素子３の電極をボ
ンディングワイヤ４を介して絶縁基体１上に設けられて
いる接続用ランドに接続するようにしている。そしてこ
のような接続用ランドが絶縁基体１の内部に設けられて
いるメタライズ配線５を通してリード端子６に接続され
るようになっている。半導体素子３を収納した凹部２の
上面の開口は蓋体７によって閉塞されるようになってい
る。
【０００３】
【発明が解決しようとする課題】従来のこのような半導
体パッケージは、搭載される半導体素子、すなわちチッ
プの数が１つであるにもかかわらず、パッケージの外形
の寸法が必要以上に大きくなっており、小型化および高
集積化の流れにはそぐわないものである。またこのよう
な半導体パッケージを回路基板と接続するための接続用
端子として、リード端子６を使用している。このような
リード端子６は表面実装に対応することができず、半導
体パッケージのマウントの工程数が多くなるとともに、
タクトが長くなり、手間が余分にかかって非経済的であ
るという問題がある。
【０００４】本発明はこのような問題点に鑑みてなされ
たものであって、半導体パッケージの外形寸法を大きく
することなく、複数の半導体素子を搭載してマルチチッ
プモジュール化を実現し、しかも回路基板へのマウント
を面実装によって行なうことができるようにした半導体
パッケージとその製造方法を提供することを目的とす
る。
【０００５】
【課題を解決するための手段】本発明は、絶縁基体の外
方に開放された凹部内に半導体素子を配置するようにし
た半導体パッケージにおいて、前記凹部を閉塞する蓋体
を別の半導体素子から構成したことを特徴とする半導体
パッケージに関するものである。
【０００６】前記凹部を閉塞する蓋体を兼用する別の半
導体素子の電極が前記凹部の周縁部の上面に形成されて
いる接続用ランドと電気的に接続されていてよい。また
前記凹部内であって前記蓋体を兼用する別の半導体素子
によって閉塞される空間内が封止剤によって充填封止さ
れていてよい。あるいはまた前記絶縁基体の外方に開放
された凹部が形成されている表面とは反対側の表面に接
続用電極が形成されるとともに、該接続用電極にバンプ
が形成されていてよい。
【０００７】製造方法に関する発明は、絶縁基体の外方
に開放された凹部内に半導体素子を配置し、前記半導体
素子の電極を絶縁基体側の配線パターンと接続し、前記
凹部を覆うように別の半導体素子を前記凹部上に配し、
前記別の半導体素子の電極を前記凹部の周縁部の上面に
形成されている接続用ランドに接続するようにしたこと
を特徴とする半導体パッケージの製造方法に関するもの
である。
【０００８】前記別の半導体素子の電極と前記凹部の周
縁部の上面に形成されている接続用ランドとの接続がバ
ンプによって行なわれ、前記別の半導体素子の電極上に
バンプを形成した状態で該別の半導体素子を凹部の上に
被せ、リフロー炉内で加熱して前記バンプを溶融するこ
とにより、前記別の半導体素子の電極と絶縁基体側の接
続用ランドとを接続するようにしてよい。
【０００９】
【発明の実施の形態】以下本発明を一実施の形態につき
図面を参照して説明する。本実施の形態に係る半導体パ
ッケージは、半導体素子２３を収納するための凹部１６
を閉塞する蓋体をフリップチップから成る半導体素子２
８によって構成することにより、外形寸法を大きくする
ことなくしかも半導体パッケージのマルチチップモジュ
ール化を実現し、回路基板３５との接続に、ボールグリ
ッドアレイ構造を用いることによって、表面実装対応を
可能にしたものである。
【００１０】まず半導体パッケージの製造方法について
説明する。図１に示すように、絶縁基体１５上に上部が
開放された状態で半導体素子収納用のキャビティを形成
する。すなわち深い凹部１６と、その外側にやや浅い凹
部１７とを２段に形成する。また半導体基体１５上には
従来と同様の方法によって配線パターンを形成する。そ
して絶縁基体１５の上面であって浅い凹部１７の周縁部
の上面にフリップチップから成る半導体素子２３との接
続を行なうための接続用ランド１８を形成する。また絶
縁基体１５の下面には、後述する回路基板３５への接続
用の半田ボールを実装するための接続用ランド１９を形
成する。また浅い凹部１７の底部であって深い凹部１６
の周縁部の上面には別の接続用ランド２０を形成する。
【００１１】この後図２に示すように、ベアチップから
成る半導体素子２３をダイボンドし、１５０℃で１時間
の加熱によってキュアリングを行なう。このようにして
半導体素子２３が凹部１６内において確実に接着固定さ
れる。
【００１２】この後に図３に示すように、絶縁基体１５
の浅い凹部１７の底面であって深い凹部１６の周縁部の
上面に形成されている接続用ランド２０と半導体素子２
３の電極とをボンディングワイヤ２４によって接続す
る。接続用ランド２０は上述の如く、絶縁基体１５上に
印刷の手法によって形成されているメタライジング配線
を介して絶縁基体１５の下面に設けられている接続用ラ
ンド１９と接続されている。
【００１３】次に図４に示すように、蓋体を兼用する別
の半導体素子２８を用意する。この半導体素子２８は絶
縁基体１５の浅い凹部１７よりも一回り大きな寸法を有
しており、しかもその下面の周縁部であって、電極の部
分には半田ボール等のバンプ２９が形成されている。
【００１４】このような蓋体を兼用する半導体素子２８
を図５に示すように絶縁基体１５上において浅い凹部１
７を閉塞するように配置し、バンプ２９が形成されてい
る電極を対応する接続用ランド１８と整合させる。そし
てこのような状態においてリフロー炉内へこの半導体パ
ッケージを静かに導入し、空気が９０％で水素が１０％
の還元雰囲気中で加熱処理を行なうことにより、半導体
素子２８の電極が絶縁基体１５の接続用ランド１８に接
続されることになる。
【００１５】次に図６に示すように、封止剤３０によっ
て凹部１６、１７の内部を充填するとともに、バンプ２
９によって接続用ランド１８と接続されている半導体素
子２８の内側の表面を覆うようにし、このような状態に
おいてキュアリングを行なって硬化させる。すると封止
剤３０が硬化し、半導体素子２３およびバンプ２９が封
止されることになる。なおバンプ２９を封止する理由
は、バンプ２９に対する応力の緩和を行なうためであ
る。
【００１６】この後に図７に示すように、絶縁基体１５
を上下逆様に反転する。そしてこの絶縁基体１５の下面
であって半導体パッケージの電極を構成する接続用ラン
ド１９上にはんだボール３１をマウントし、リフロー炉
内において空気が９０％で水素が１０％の還元雰囲気中
でリフローを行なうことによって、絶縁基体１５の接続
用ランド１８にはんだボール３１を接続する。そしてこ
の後図８に示すように再び絶縁基体１５を上下反転させ
て元の状態に戻す。これによって半導体パッケージが完
成する。
【００１７】次にこのような半導体パッケージをマザー
ボードを構成する回路基板３５にマウントする動作につ
いて説明する。図９に示すように、回路基板３５上のこ
の半導体パッケージのマウント位置には、上記接続用ラ
ンド１９と対応するようにはんだボール接続用ランド３
６を設けておく。
【００１８】次いで図１０に示すように、先に説明した
方法によって製造された半導体パッケージ（図８参照）
をはんだボール３１が回路基板３５の接続用ランド３６
と一致するようにこの回路基板３５上にマウントする。
そしてこのような状態において回路基板３５を静かにリ
フロー炉内に導入し、空気が９０％で水素が１０％の還
元雰囲気中において還元しながら加熱処理を行なう。こ
れによって図１１に示すようにはんだボール３１が溶融
し、半導体パッケージの下面の接続用ランド１９と回路
基板３５の接続用ランド３６とが互いにはんだ付けされ
て接続されることになる。このようにして半導体パッケ
ージがマザーボードから成る回路基板３５上に面実装さ
れる。
【００１９】このように本実施の形態に係る半導体パッ
ケージは、半導体素子２３を収納するための凹部１６、
１７を有する絶縁基体１５を有し、この絶縁基体１５の
凹部１６、１７を閉塞するための蓋体をフリップチップ
から成る半導体素子２８によって構成し、外形寸法を大
きくすることなく、マルチチップモジュール化を実現す
るようにしている。すなわち絶縁基体１５上に２個の半
導体素子２３、２８を実装するようにしている。そして
マザーボードを構成する回路基板３５との接続に、ボー
ルグリッドアレイ構造を用いるようにしており、回路基
板３５上に半導体パッケージを面実装によってマウント
するようにしている。
【００２０】このような半導体パッケージによれば、半
導体素子２３を収納するための凹部１６、１７を有する
絶縁基体１５の外形寸法を大きくすることなく、ほぼ同
一の寸法でマルチチップモジュール化が実現できるよう
になる。またこのような半導体パッケージの接続用ラン
ド１９上にはんだボール３１をマウントしてボールグリ
ッドアレイ構造とすることによって、マザーボード３５
に対する実装を面実装によって行なうことが可能にな
り、工程の簡略化とタクトの短縮化を達成できるように
なる。これによって電子回路の低コスト化が可能にな
る。
【００２１】なお上記実施の形態においては、凹部１
６、１７を覆う蓋体を兼用する半導体素子２８の上面を
露出させるようにしているが、半導体素子２８の上面を
も封止剤によって封止するようにしてよい。
【００２２】
【発明の効果】以上のように本発明は、絶縁基体の外方
に開放された凹部内に半導体素子を配置するようにした
半導体パッケージにおいて、凹部を閉塞する蓋体を別の
半導体素子から構成したものである。
【００２３】従って本発明によれば、凹部を閉塞する蓋
体を別の半導体素子から構成することによって、外形寸
法を大きくすることなくしかもマルチチップモジュール
化を容易に達成することが可能になる。
【００２４】凹部を閉塞する蓋体を兼用する別の半導体
素子の電極が凹部の周縁部の上面に形成されている接続
用ランドと電気的に接続されている構成によれば、蓋体
を兼用する別の半導体素子を絶縁基体上のランドと電気
的に接続することが可能になる。
【００２５】凹部内であって蓋体を兼用する別の半導体
素子によって閉塞される空間内が封止剤によって充填封
止されている構成によれば、封止剤によって凹部内の半
導体素子および蓋体を兼用する別の半導体素子の凹部側
の表面が保護されることになる。
【００２６】絶縁基体の外方に開放された凹部が形成さ
れている表面とは反対側の表面に接続用電極が形成され
るとともに、該接続用電極にバンプが形成されている構
成によれば、バンプによってマザーボードの上に面実装
によって半導体パッケージをマウントすることが可能に
なる。
【００２７】製造方法に関する発明は、絶縁基体の外方
に開放された凹部内に半導体素子を配置し、半導体素子
の電極を絶縁基体側の配線パターンと接続し、凹部を覆
うように別の半導体素子を凹部上に配し、別の半導体素
子の電極を凹部の周縁部の上面に形成されている接続用
ランドに接続するようにしたものである。
【００２８】従ってこのような製造方法によれば、外形
寸法を大きくすることなくしかも半導体パッケージのマ
ルチチップモジュール化を容易に達成することが可能に
なる。
【００２９】別の半導体素子の電極と凹部の周縁部の上
面に形成されている接続用ランドとの接続がバンプによ
って行なわれ、別の半導体素子の電極上にバンプを形成
した状態で該別の半導体素子を凹部の上に被せ、リフロ
ー炉内で加熱してバンプを溶融することにより、半導体
素子の電極と絶縁基体側の接続用ランドとを接続するよ
うにした方法によれば、蓋体を兼用する別の半導体素子
の電極と絶縁基体側の接続用ランドとの接続をバンプに
よって容易に行なうことが可能になる。
【図面の簡単な説明】
【図１】半導体パッケージの製造プロセスを示す縦断面
図である。
【図２】半導体パッケージの製造プロセスを示す縦断面
図である。
【図３】半導体パッケージの製造プロセスを示す縦断面
図である。
【図４】半導体パッケージの製造プロセスを示す縦断面
図である。
【図５】半導体パッケージの製造プロセスを示す縦断面
図である。
【図６】半導体パッケージの製造プロセスを示す縦断面
図である。
【図７】半導体パッケージの製造プロセスを示す縦断面
図である。
【図８】半導体パッケージの製造プロセスを示す縦断面
図である。
【図９】回路基板の縦断面図である。
【図１０】回路基板に対する半導体パッケージのマウン
トの状態を示す縦断面図である。
【図１１】はんだボールによる半導体パッケージと回路
基板との接続を示す縦断面図である。
【図１２】従来の半導体パッケージの縦断面図である。
【符号の説明】
１‥‥絶縁基体、２‥‥凹部、３‥‥半導体素子、４‥
‥ボンディングワイヤ、５‥‥メタライズ配線、６‥‥
リード端子、７‥‥蓋体、１５‥‥絶縁基体、１６‥‥
深い凹部、１７‥‥浅い凹部、１８‥‥接続用ランド、
１９‥‥接続用ランド（電極）、２０‥‥接続用ラン
ド、２３‥‥半導体素子、２４‥‥ボンディングワイ
ヤ、２８‥‥半導体素子（蓋体）、２９‥‥バンプ、３
０‥‥封止剤、３１‥‥はんだボール、３５‥‥回路基
板（マザーボード）、３６‥‥接続用ランド
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 25/07 25/18

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】絶縁基体の外方に開放された凹部内に半導
    体素子を配置するようにした半導体パッケージにおい
    て、 前記凹部を閉塞する蓋体を別の半導体素子から構成した
    ことを特徴とする半導体パッケージ。
  2. 【請求項２】前記凹部を閉塞する蓋体を兼用する別の半
    導体素子の電極が前記凹部の周縁部の上面に形成されて
    いる接続用ランドと電気的に接続されていることを特徴
    とする請求項１に記載の半導体パッケージ。
  3. 【請求項３】前記凹部内であって前記蓋体を兼用する別
    の半導体素子によって閉塞される空間内が封止剤によっ
    て充填封止されていることを特徴とする請求項１に記載
    の半導体パッケージ。
  4. 【請求項４】前記絶縁基体の外方に開放された凹部が形
    成されている表面とは反対側の表面に接続用電極が形成
    されるとともに、該接続用電極にバンプが形成されてい
    ることを特徴とする請求項１に記載の半導体パッケー
    ジ。
  5. 【請求項５】絶縁基体の外方に開放された凹部内に半導
    体素子を配置し、 前記半導体素子の電極を絶縁基体側の配線パターンと接
    続し、 前記凹部を覆うように別の半導体素子を前記凹部上に配
    し、 前記別の半導体素子の電極を前記凹部の周縁部の上面に
    形成されている接続用ランドに接続するようにした、 ことを特徴とする半導体パッケージの製造方法。
  6. 【請求項６】前記別の半導体素子の電極と前記凹部の周
    縁部の上面に形成されている接続用ランドとの接続がバ
    ンプによって行なわれ、 前記別の半導体素子の電極上にバンプを形成した状態で
    該別の半導体素子を凹部の上に被せ、 リフロー炉内で加熱して前記バンプを溶融することによ
    り、前記半導体素子の電極と絶縁基体側の接続用ランド
    とを接続することを特徴とする請求項５に記載の半導体
    パッケージの製造方法。
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