WO2004073064A1

WO2004073064A1 - 半導体装置

Info

Publication number: WO2004073064A1
Application number: PCT/JP2003/001628
Authority: WO
Inventors: Mikio Negishi; Tomio Yamada; Satoru Konishi; Hiroki Noto
Original assignee: Renesas Technology Corp.
Priority date: 2003-02-17
Filing date: 2003-02-17
Publication date: 2004-08-26
Also published as: TW200421567A

Abstract

　複数の半導体チップ（第１の実装部品）と、抵抗やコンデンサ等からなる複数のチップ部品（第２の実装部品）をパッケージ基板に搭載した半導体装置（パワーアンプモジュール）において、パッケージ基板の表面に多段窪みを形成し、下方の窪み底に発熱量が大きいトランジスタを組み込んだ半導体チップを搭載してヴィアホールに充填した導体を介してパッケージ基板の裏面の放熱体を兼用するグランド層（導体層）に電気的に接続する。上方の窪み内に制御回路や第１増幅段を形成するトランジスタを組み込んだ発熱量の低い半導体チップを配置し、各電極を所定の配線等に接続する。上方の半導体チップの上面と、パッケージ基板の表面（上面）を同じ高さにし、上方の半導体チップの上面，パッケージ基板の上面等にチップ部品を搭載する。

Description

明細書半導体装置技術分野

本発明は半導体装置、特に配線基板の表面に多段に亘つて半導体チップを重ねるように搭載するとともに受動部品を搭載した構成の半導体モジュールに適用して有効な技術に関する。背景技術

ランジス夕等の能動素子を組み込んだ半導体チップ（第 1の実装部品）、抵抗ゃコンデンサ等の受動素子を組み込んだチップ部品（第 2の実装部品）をそれぞれ配線基板に搭載した半導体装置（半導体モジュール）の一例として、高周波集積回路装置が知られている。この高周波集積回路装置は、例えば、移動体通信等の各種通信機器の高周波帯域の信号の処理に用いられる。

高周波集積回路装置の一例としては、複数の誘電体層を積層した多層基板と、多層基板の表面に実装された半導体チップ及びチップ部品と、多層基板の表面の反対側になる電子機器への装着面に設けた開口部内に実装された半導体チップと、多層基板の周囲を囲むとともに多層基板の表面に実装された半導体チップの表面に直接接触して電磁シールドとして機能する電磁シールドカバーと、開口部に実装された半導体チップの下面に取り付けられた放熱板と、多層基板の装着面に設けられた電子機器への装着のための電極とを有する構成になっている。また、電磁シールドカバーの端部には、電磁シールドカバーを電子機器の親基板に取り付けるための取り付け部が形成されている。（例えば、特許文献 1参照）。〔特許文献 1〕

特開 2 0 0 0— 2 9 9 42 7号公報（第 4— 6頁、図 1 ) 携帯電話機用パワーアンプモジュール（P Aとも呼称する）においては、急速な小型 · 高機能化が進んで来ている。通信方式の一つとして G S M(Global System for Mobile Communication)方式が知られているが、この G S M方式用のパワーアンプモジュールの外形寸法は、現状では縦 1 0 mm, 横 8 mmの大きさであるが、次世代のモジュールでは縦 6 m m , 横 5 m mのサイズのものが主流になると想定される。

また、 CDMA (CDMA code division multiple access：符号分割多元接続）分野においても現状の縦 6 mm,横 6 mmのものが、縦 5 mm，横 5 mm、ざらにほ縦 4 mm, 横 4 mmと順次要請されるものと想定できる。

このような超小型のパワーアンプモジュールでは、配線基板構成のモジュール基板における表面の二次元的を部品実装だけでは、トランジス夕等の能動素子を組み込んだ半導体チップ（第 1の実装部品）や、抵抗 (チップ抵抗），コンデンサ（チヅプコンデンサ）等の受動素子からなるチップ部品（第 2の実装部品）が搭載できなくなり、三次元実装が必要になる。

従来のようにパッケージ基板の表裏面（上下面）に半導体チップをそれそれ搭載する構造では、表裏面にそれそれ位置する半導体チップ間、及び裏面の半導体チップと表面のチップ部品間の配線がパッケージ基板の内部の導体や配線を介して接続されるため、内層の配線層数が増加し、それによる基板の基準電源電位（第 1基準電源電位、例えば接地電位：グランド電位）が不安定になり、いわゆる基板グランドの劣化が問題になる。

また、貫通するヴィァホールが多くなることにより、配線可能な領域が少なくなり、その分パヅケージ基板を大きくしなければならなくなり、小型化が妨げられている。

本発明の目的は搭載部品の実装密度向上による半導体装置の小型化を図ることにある。

本発明の他の目的はパッケージ基板の内層の配線領域を広く確保できる半導体装置を提供することにある。

本発明の他の目的は第 1基準電源電位の安定化が達成できる半導体装置を提供することにある。

本発明の他の目的は発熱量の多い半導体チップの熱放散性を高めることができる半導体装置を提供することにある。

本発明の他の目的は安定レて動作する半導体装置を提供することにある。

本発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面からあきらかになるであろう。発明の開示

本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記のとおりである。

( 1 ) トランジス夕等の能動素子を組み込んだ半導体チヅプ（第 1の実装部品）、抵抗やコンデンサ等の受動素子を組み込んだチップ部品（第 2の実装部品）をパッケージ基板にそれそれ複数搭載した半導体装置（半導体モジュール）であり、

前記パッケージ基板は、表面およびその反対側の実装面となる裏面を有するとともに前記表面に窪みを有し、前記表面，裏面，窪み底及び内部にはそれそれ所定パターンの配線が設けられるとともに、これら各配線の一部はパッケージ基板に設けられる孔内に充填される導体を介して電気的に接続される構成であり、

前記パッケージ基板の裏面に設けられる複数の外部電極端子と、前記パッケージ基板の裏面に設けられる放熱兼用の第 1基準電源（グランド）となる導体層とを有し、

前記窪み内には上下に重なるように複数の半導体チップが搭載されるとともに、上方に位置する半導体チップの上面はパッケージ基板の表面とほぼ同じ高さになり、

前記チップ部品は前記パッケージ基板の表面及び前記上方に位置する半導体チップ上面並びに上方に位置する半導体チップの上面とパッケ一ジ基板の表面に亘つて搭載され、

前記パッケージ基板の表面側の半導体チップゃチップ部品は前記パヅケージ基板の表面側に設けられる絶縁性樹脂からなる封止部で覆われていることを特徴とする。

また、下方に位置する半導体チップはパッケージ基板に密着実装され、下方に位置する半導体チップは上方に位置する半導体チップよりも発熱量が大きい部品である。また、下方に位置する半導体チップの下面電極はヴィァホールに充填された導体を介して前記導体層に電気的に接続され、上方に位置する半導体チップの電極の一部も前記導体層に電気的に接続されている。

また、パッケージ基板の表面の前記窪みは多段窪み（二段窪み）となり、下方の半導体チップは最下位の窪み（下方窪み）の底に固定され、下方の半導体チップの上面の電極は多段窪みの段付き部分の段付き窪み (上方窪み）の底の上面に延在する配線に導電性のリードを介して電気的に接続され、このリードには上方の半導体チップの電極が導電性のボールを介して電気的に接続されている。図面の簡単な説明

図 1は本発明の一実施形態（実施形態 1 ) である半導体装置（パワーアンプモジュール）の外観を示す平面図である。

図 2は前記半導体装置の内部構成を示す断面図である。

図 3は封止体を取り除いた前記半導体装置の拡大平面図である。

図 4は図 3の Y— Y線に沿う断面図である。

図 5は封止体及び上方の半導体チップを取り除いた前記半導体装置の平面図である。

図 6は前記半導体装置におけるパッケージ基板の第 1層の配線パターンを示す模式図である。

図 7は前記パ、J、ケージ基板の第 2脣配線パ夕一ンを示す模式図である。図 8は前記パッケージ基板の第 3層配線パターンを示す模式図である。図 9は前記パッケージ基板の第 4層配線パターンを示す模式図である。図 1 0は前記パッケージ基板の第 5層配線パターンを示す模式図である。

図 1 1は前記パッケージ基板の裏面の第 6層配線パターンを上面側から透視して表示した模式図である。

図 1 2は本実施形態 1の半導体装置の回路構成を示すプロック図である。

図 1 3は本実施形態 1の半導体装置の製造に用いる配線母基板の模式的斜視図である。

図 1 4は前記配線母基板の製品形成部の模式的断面図である。

図 1 5は半導体チップを搭載する前記製品形成部の模式的断面図である。

図 1 6は半導体チップを重ねるように搭載した前記製品形成部の模式的断面図である。図 1 7はチップ部品を搭載した前記製品形成部の模式的断面図である。図 1 8は封止部形成用の絶縁樹脂層を形成した前記製品形成部の模式的断面図である。

図 1 9は配線母基板を切断して形成された半導体装置の断面図である。図 2 0は本実施形態 1の半導体装置の実装状態を示す模式的断面図である。

図 2 1は本発明の他の実施形態（実施形態 2 ) である半導体装置を示す模式的断面図である。

図 2 2は本発明の他の実施形態（実施形態 3 ) である半導体装置を示す模式的断面図である。

図 2 3は本実施形態 3の半導体装置に組み込んだ上部半導体チッ-プにおける電極再配線構造を示す一部の模式的拡大断面図である。

図 2 4は本発明の他の実施形態（実施形態 4 ) である半導体装置を示す模式的断面図である。

図 2 5は本発明の他の実施形態（実施形態 5 ) である半導体装置を示す模式的断面図である。発明を実施するための最良の形態

以下、図面を参照して本発明の実施の形態を詳細に説明する。なお、発明の実施の形態を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。

(実施形態 1 )

図 1乃至図 2 0は本発明の一実施形態（実施形態 1 ) である半導体装置（パワーアンプモジュール）に係わる図である。図 1は半導体装置の外観を示す平面図、図 2は半導体装置の内部構成を示す断面図、図 3は封止体を取り除いた半導体装置の拡大平面図、図 4は図 3の Y— Y線に沿う断面図、図 5は封止体及び上方の半導体チップを取り除いた前記半導体装置の平面図である。図 6乃至図 1 1は半導体装置のパッケージ基板の第 1層から第 6層の配線パターンを示す模式図である。図 1 2は半導体装置の回路構成を示すプロック図である。図 1 3乃至図 2 0は本実施形態 1の半導体装置の製造各工程における図である。 . 本実施形態 1では、半導体装置として、例えば、携帯電話機における高周波を複数の段階に亘つて増幅するパワーアンプモジュールと呼称される高周波のモジュール製品に本発明を適用した例について説明する。本実施形態 1の半導体装置（パワーアンプモジュール） 1は、図 2 に示すように、配線基板からなるパッケージ基板（モジュール基板） 2 と、ごのパッケージ基板 2の表裏面のうちの表面 2 aに搭載される第 1の実装部品である二段に配置される半導体チップ 3 a， 3 bと、パッケージ基板 2の表面 2 aに搭載される第 2の実装部品である複数のチップ部品 5 と、パッケージ基板 2の表面側に設けられ前記第 1 ·及び第 2の実装部品を被う絶縁性樹脂からなる封止部 6 と、パッケージ基板 2の裏面 2 bに設けられる外部電極端子 9 e及び放熱体兼用の第 1基準電源となる導体層 9 f とを有する。

半導体チヅプ 3 a , 3 bはトランジスタ等からなる能動素子が 1乃至複数モノリシックに組み込まれている。チップ部品 5は、抵抗素子ゃ容量素子（コンデンサ）のような受動素子が組み込まれた表面実装型のチップ部品構造になっている。本実施形態 1では、図 2に示すように、チヅプ部品 5は両端にそれぞれ電極 5 aを有する構造になり、これら電極 5 aは半田等の接合材 1 0を介して配線の一部である電極固定部 9 cに接続されている。

本実施形態 1の半導体装置 1は、その製造において配線母基板が使用される。この配線母基板 3 0は、図 1 3に示すように、長方形板からなり、半導体装置 1を製造する製品形成部 3 1を縦横に整列配置した構成になっている。これら各製品形成部 3 1には後述するように、第 1及び第 2の実装部品を表面に搭載した後、第 1及び第 2の実装部品を被うように表面に絶縁樹脂層を形成し、製造の最終段階で図 1 3に示すように縦横に書き込んだ切断線 3 2 a， 3 2 bに沿って切断して半導体装置 1 を製造するため、外観は図 1に示すように偏平四角形の形状になる。パッケージ基板 2は、図 2及び図 3に示すように、表面または表裏面に配線層を有し、かつヴィァホールに導体を充填したアルミナセラミツク等の誘電体を複数枚重ね合わせた構造になつている。このパッケージ基板 2の製造は、グリーンシートと呼称される焼成前の生のセラミック板を複数枚重ね合わせ、かつホヅトプレスで加圧し、ついで所定の温度で焼成することによって形成される。実際の製品では、絶縁層 5層で配線層が 6層形成される構造になる。

本実施形態 1のパッケージ基板 2は、表面中央に窪み 1 1を有している。この窪み 1 1は多段窪みとなっている。本実施形態 1では二つの半導体チップを重なるように組み込むため、多段窪みは二段窪みになっている。

即ち、窪み 1 1は、上方窪み 1 l bと、この上方窪み 1 l bの底 1 1 b f に設けられる下方窪み（最下位の窪み） 1 1 aとなっている。下方窪み 1 1 aは、その幅は上方窪み 1 1 bと一致しているが、長さが短くなり、この結果段付き窪みとなり、長手方向には上方窪み 1 l bの底 1 1 b f が露出するようになっている。この底 1 1 b f は、本実施形態 1 における二つの半導体チヅプの大きさに起因するものであり、チヅプの大きさ如何によつては上方窪み 1 l bの底を幅方向に設けるようにしてもよい。底 1 1 b f の下には、一段低く最下位の窪み（下方窪み） 1 1 aの底 1 1 a f が位置している。なお、下方窪み 1 1 aの底面 1 1 a f に、底面 1 1 a f より小さい窪みを形成すれば、三段窪みとすることができ、三段に半導体チップを組み込むことも可能である。

パッケージ基板 2の表面 2 a、裏面 2 b、下方及び上方窪み 1 1 a , 1 1 13の底 1 1 ：？、 1 1 b f 及び内部にはそれそれ所定パターンの配線 9が設けられるとともに、これら各配線 9の一部はパッケージ基板に設けられる孔（ヴィァホール） 9 a内に充填される導体 9 bを介して電気的に接続されている。パヅケージ基板 2の表面 2 aにも配線が設けられ、その一部は前述したようにチヅプ部品 5の電極 5 aを接続するための電極固定部 9 cを構成している。また、下方窪み 1 l aの底 1 l a f の配線は半導体チヅプを固定するチヅプ搭載部 9 dになつてい。ま-た、パッケージ基板 2の裏面 2 bにも配線が設けられ、これら配線は、前述のように外部電極端子 9 eや放熱体兼用の第 1基準電源となる導体層 9 f を構成している。導体層 9 f は外部電極端子ともなる。

図 6乃至図 1 1 にパッケージ基板 2の第 1層から第 6層の配線パ夕一ンを示す。なお、図 1 1はパヅケージ基板 2の裏面 2 bの第 6層配線パ夕一ンを上面側から透視して表示した模式図である。これら配線パターンは模式的な図である。図 7乃至図 1 1ではパッケージ基板 2は一部の誘電体層及び配線層をそれそれ除去した図であるが、説明ではいずれもパッケージ基板 2 として説明する。これらの図において、黒丸部分がヴィァホール 9 aとそのヴィァホールに充填された導体 9 bを示し、斜線を施した部分が配線 9である。

図 6及び図 Ίではパッケージ基板 2の中央に長方形の孔 2 h , 2 iが設けられ、上方窪み l i bを形成するようになつている。また、図 8に示すようにッケージ基板 2の中央に正方形に近い孔 2 mが設けられ、下方窪み 1 1 aを形成するようになっている。孔 2 mの左右には配線 9 の先端が並んで配置されているが、この部分が上方窪み 1 l bの底 1 1 b f を形成し、これら配線 9の先端部分には、半導体チップの電極に一端が接続されるリードの他端が接続される。図 7に示す第 2層は、一部の導体 9 bは分離されるが、孔 2 iの外側のパッケージ基板 2のほぼ全域に亘つて第 1基準電源（グランド層）となる配線 9が設けられている。

図 9に示す第 4層は、一部の導体 9 bは分離されるが、パッケージ基板 2のほぼ全域に亘つて第 1基準電源（グランド層）となる配線 9が設けられている。第 4層は下方窪み 1 1 aの下方窪み 1 1 aを形成する面になる。従って、パヅケージ基板 2の中央には多数の導体 9 b (ヴィァホール 9 a ) が密に配置されている。これら密に配置された部分は半導体—チップを固定するためのチヅプ搭載部 t dを形成する。密に配置される導体 9 bは、図 1 0の第 5層を貫通し、図 1 1のパヅケージ基板 2の裏面 2 bの放熱体を兼ねる第 1基準電源（グランド層）からなる導体層 9 f に接続されている。パッケージ基板 2の下方窪み 1 1 aの底のチヅプ搭載部 9 dに密に導体 9 b (ヴィァホール 9 a ) を設けることによつて、チップ搭載部 9 d上に固定される半導体チップで発生する熱を導体層 9 f を介して製品の外部に速やかに放熱することができる。図 1 0の第 5層では、左右にそれぞれマイクロストリップライン 9 s , 9 tが形成されている。図 1 1の第 6層では、外部電極端子 9 eが形成されている。

図 7の第 2層 ¾び図 9の第 4層で示すように、パッケージ基板 2の広い面積部分にグランド層を配置することによつて基板のグランド強化が図れる。なお、配線材料は銅系導体材料、銀系導体材料等が選ばれる。図 2、図 4及ぴ図 5に示すように、パッケージ基板 2の最下位の窪みの底である下方窪み 1 1 aの底 l l a f には半田等の接合材 2 0を介して下段の半導体チップ 3 aが固定されている。下段の半導体チップ 3 a は、図 5に示すように、並列に 2個の半導体チヅプ 3 aが固定されている。即ち、図示しないが半導体チップ 3 aの下面のほぼ全域に設けられる電極は密着状態でチップ搭載部 9 dに接続される。この電極は第 1基準電源電位（グランド電位）になる。下段の半導体チップ 3 aは上段の半導体チップ 3 bに比較して、動作時の発熱量が大きい。そして、この熱は多数密に配置された導体 9 bから導体層 9 f に速やかに伝達されて放熱されるようになつている。

また、半導体チップ 3 aは、 T A B ( Tape Automated Bonding) 技術によって搭載される。即ち、図 1 5に示すように、キャリアテープ 2 1 に金属製のリ一ド 2 2を介して支持される半導体チップ 3 aは、リード

2 2の途中部分で切断きれるとともに、下方窪み 1 1 aの-底 1 1 a f に接合材 2 0を介して固定される。また、この際、リード 2 2の外端は上方窪み 1 1 bの底 1 1 b f に設けられた配線 9に接合材 2 3を介して接続される。即ち、多段窪みの段付き部分の中段窪み底の上面に延在する配線 9に導電性のリード 2 2を介して電気的に接続される。

図 2乃至図 5に示すように、上方窪み 1 1 bには上段の半導体チップ

3 bが挿入されてフリップチップ接続によつて搭載される。上段の半導体チヅプ 3 bは突起電極、即ちボール 2 5を介してリード 2 2 (図 2参照）や、上方窪み 1 1 bの底 1 1 b f 上に設けられた配線 9上にボール 2 6を介して（図 4参照）電気的に接続されている。図 4に示すように、上方窪み 1 l bの底 1 l b f 上の配線 9の上面の高さに比較して、該配線 9の上に接続されるリード 2 2の上面の高さは高い。このため、配線 9に接合されるボール 2 6は、リード 2 2に接合されるボール 2 5 よりも厚いものが使用される。この高さの差は、リード 2 2の厚さに接合材 2 3の厚さを加えた高さに相当し、例えば、 1 0 0〃m程度である。ボール 2 5及びボール 2 6 として、半田や金などが使用される。また、上段の半導体チップ 3 bの上面には、特に詳細には示さないが、絶縁層が設けられ、この絶縁層上には配線が設けられ、配線によってチップ部品 5の電極 5 aを固定する電極固定部 9 cが設けられている。そして、この一対の電極固定部 9 cにはチップ部品 5の電極 5 aが接合材 1 0を介して固定されている。また、前記窪み 1 1内の上方に位置する上段の半導体チップ 3 bの上面は、パッケージ基板 2の表面とほぼ同じ高さになっている。この結果、チップ部品 5は一方の電極 5 aを上段の半導体チップ 3 bの上面の電極固定部 9 cに固定し、他方の電極 5 aをパッケ一ジ基板 2の表面の電極固定部 9 cに固定することができ、チップ部品 5を上段の半導体チップ 3 bとパッケージ基板 2に掛けて実装することができる。― この結果、チップ部品 5の実装効率を高めることができる。

また、上段の半導体チップ 3 bの電極の一部、特にグランド電極は、図 2に示すように、ボール 2 5、リード 2 2、接合材 2 3、配線 9、導体 9 b、配線 9 (チップ搭載部 9 d )、導体 9 bを介して導体層 9 f に電気的に接続されている。また、この経路は、熱を伝達する経路ともなる。封止部 6を形成する絶縁性樹脂は上段の半導体チップ 3 bの周囲や下面、即ち、下段の半導体チップ 3 aとの間をも埋め尽くし、いわゆるァンダーフィル封止構造ともなつている。

本実施形態 1の半導体装置 1は前述のようにパワーアンプモジュールを構成する。本実施の形態 1のパヮ一アンプモジュール 1は、図 1 2に示すように、 2種類の周波数帯域を 2つの増幅回路に分けて増幅するものであり、各増幅回路を 3段階で増幅しており、その際、各段の増幅回路は、上段の制御用の半導体チップ 3 bの制御回路によって制御されている。

2種類の周波数帯域は、例えば、 G S M ( Global System for Mobi le Communication)方式のものであり、周波数帯域として 8 8 0〜 9 1 5 M H zを使用している。また、他方は、 D C S (Digital Communication System 1800)のものであり、周波数帯域として 1 7 1 0〜 1 7 8 5 MH zを使用しており、この両方の方式に対応したモジュールである。

G SM方式の増幅系では、入力端子〔Pin (G SM)〕と出力端子〔P out ( G S M)〕との間に第 1増幅段 1 3，第 2増幅段 1 4 , 最終増幅段 1 5が設けられ、 D C S方式の増幅系では、入力端子〔P in (D C S)) と出力端子〔Pout ( D C S )〕との間に第 1増幅段 1 6 , 第 2増幅段 1 7 , 最終増幅段 1 8が設けられ、各増幅段はコントロール端子（ Vctl) に接続される制御回路 1 9によって制御されるようになっている。本実施形態 1では、-図示じないが卞ランジス夕（增 Ψ畐素子として M 0 S F E T (Metal Oxide Semiconductor Field Effect Transistor)力 s用いられる。この場合には、制御回路 1 9は、各増幅段の M 0 S F E Tのゲ一トに印加するバイァスを制御することによって、出力である P out( G SM) P out ( D C S ) のパワーを制御する。これら回路には第 2基準電源電圧 ( Vdd) が印加される。

最終増幅段は動作電流が高いことから、この最終増幅段となるトランジス夕を組み込んだ半導体チップは第 1増幅段となるトランジスタを組み込んだ半導体チップに比較して大幅に発熱量が大きい。第 2増幅段も動作電流が第 1増幅段に比較して大きいことから、第 1増幅段の半導体チップよりも発熱量は大きい。そこで、本実施形態 1では、下段の半導体チップ 3 aの一方を G S M用の第 2の増幅段及び最終増幅段のトランジス夕を組み込んだ半導体チップとし、下段の半導体チップ 3 aの他方を D C S用の第 2の増幅段及び最終増幅段のトランジスタを組み込んだ半導体チヅプとしてパヅケージ基板 2の下方窪み 1 1 aの底 1 1 a f に密着実装する。また、発熱量が比較的小さい G SM用及び D C S用の第 1増幅段を構成するトランジスタと制御回路 1 9をモノリシックに組み込んだ半導体チップを上段の半導体チップ 3 bとする。

各増幅段はトランジスタと、バイァス回路や入力整合回路等によって構成される。そしてこれらの回路は容量素子、抵抗素子及びインダク夕等によって構成される。従って、所定数のチップ抵抗、チヅプコンデンサ及びチップインダクタ等を使用することによって、図 1 2に示す回路を形成することができる。

つぎに、本実施形態 1のパワーアンプモジュール 1の製造方法について、図 1 3乃至図 1 9の模式図を参照しながら説明する。図 1 3は半導体装置の製造に用いる配線母基板の斜視図、図 1 4は前記配線母基板の製品形成部の断面図、図 1 5は半導体チップを搭載する前記製品形成部の断面図、図 1 6は半導体チップを重ねるように搭載した前記製品形成部の断面図、図 1 7はチップ部品を搭載した前記製品形成部の断面図、図 1 8は封止部形成用の絶縁樹脂層を形成した前記製品形成部の断面図、図 1 9は配線母基板を切断して形成された半導体装置の断面図である。最初に、図 1 3に示すように、前述の配線母基板 3 0を用意する。図 1 4は製品形成部 3 1を示す拡大断面図である。これ以後、図 1 8 まで単一の製品形成部 3 1を参照しながら説明する。図において一対の二点鎖線間の部分が製品形成部 3 1である。

図 1 4に示すように、各製品形成部 3 1の表面中央には前述のような窪み 1 1 (二段窪み）が形成されている。そこで、図 1 5に示すように、キャリアテープ 2 1からリード 2 2を点線部分で切断して半導体チヅプ 3 aをキャリアテープ 2 1から分離するとともに、窪み 1 1における下方窪み 1 1 aの底 l l a f に下段の半導体チップ 3 aの下面の電極部分 (図示せず）を接合材 2 0を介して固定する。また、リード 2 2の外端を上方窪み 1 1 bの底 1 1 b f に設けられた配線 9に接合材 2 3を介して接続する。

つぎに、図 1 6に示すように、上方窪み 1 1 bに上段の半導体チヅプ 3 bを挿入し、上段の半導体チップ 3 bの電極を、上方窪み 1 1 bの底 1 1 b f に形成される配線 9及び前記リード 2 2にボール 2 5及びボール 2 6 (図 4参照）を介してフリップチップ接続によって接続し搭載する。この状態では、上段の半導体チヅプ 3 bの上面とパッケージ基板 2 の表面 2 aはほぼ同じ高さになる。

つぎに、図 1 7に示すように、上段の半導体チップ 3 bの上面、パッケージ基板 2の表面 2 aにそれそれチップ部品 5を搭載する。チップ部品 5は両端の電極 5 aを上段の半導体チップ 3 bの上面やパッケージ基板 2の表面 2 aに設けた電極固定部 9 cに接合材 1 Gを介して接銃する-。

この際、上段の半導体チップ 3 bの上面と.、パッケージ基板 2の表面とほぼ同じ高さになっていることから、チップ部品 5の一方の電極 5 a を上段の半導体チップ 3 bの上面の電極固定部 9 cに固定し、他方の電極 5 aをパヅケージ基板 2の表面の電極固定部 9 cに固定することができる。これにより、チヅプ部品 5の搭載領域が広がる。この結果、より多くチップ部品 5を搭載することができるとともに、限られたチップ部品の搭載の場合は、パッケージ基板 2の寸法を小さくでき、パワーアンプモジュール 1の小型化も可能になる。

つぎに、図 1 8に示すように、パヅケ一ジ基板 2の表面 2 a側に前記チップ部品 5を被う一定の厚さの絶縁樹脂層 2 8を形成する。絶縁樹脂層 2 8を形成する絶縁性樹脂は上段の半導体チップ 3 bの周囲や下面、即ち、下段の半導体チップ 3 aとの間をも埋め尽くし、いわゆるアンダ —フィル封止構造ともなる。

つぎに、配線母基板 3 0を、図 1 3の切断線 3 2 a , 3 2 bに沿って絶縁樹脂層 2 8共々切断することによって、図 1 9に示すような半導体装置（パワーアンプモジュール） 1 を多数同時に製造することができる。図 2 0は製造された半導体装置 1の実装状態を示す模式的断面図である。マザーボ一ド等の実装基板 4 0は、例えば、 P C B ( pr inted c ircu it board) からなり、表面及びその反対側の裏面、さらには内部にそれそれ配線 4 0 aを有するとともに、所定の配線 4 0 aはヴィァホールに充填された導体 4 0 bによって電気的に接続されている。そして、この実装基板 4 0は、本実施形態 1の導体層 9 f 及び外部電極端子 9 eに対応して配線 4 0 aからなるランド 4 0 eを有している。この結東、半導体装置 1の実装において、外部電極端子 9 e及び導体層 9 f を実装基板 4 0 のランド 4 0 eに半田等の接合材 4 1 を介して接続することができる。下段の半導体チップ 3 aで発生する熱は、接合材 2 ひ、チップ搭載部- 9 d、導体 9 b、導体層 9 f 、接合材 4 1 を介してランド 4 0 eに速やかに伝達されて熱放散が行われる。

本実施形態 1の半導体装置 1は以下の効果を有する。

( 1 ) パッケージ基板 2の表面 2 a側に設けた窪み 1 1内に重ねるように半導体チップ 3 a , 3 bを配置することから、半導体チップを平面的に並べる構造に比較して実装密度を高めることができる。

( 2 ) パヅケージ基板 2の表面 2 a側に設けた窪み 1 1 内に重ねるように半導体チップ 3 a， 3 bを配置することから、半導体チヅプを平面的に並べる構造に比較してパッケージ基板 2の面積を小さくでき、半導体装置 1の小型化が達成できる。

( 3 ) 上段の半導体チヅプ 3 bの上面にもチヅプ部品 5 を搭載することから、実装密度向上や半導体装置 1の小型化が達成できる。上段の半導体チップ 3 bの上面に搭載されるチップ部品 5の電極を上段の半導体チップ 3 bの内部配線と接続構造も可能である。

( 4 ) 上段の半導体チップ 3 bの上面と、パツケ一ジ基板 2の表面 2 aの高さがほぼ同じになっていることから、チップ部品 5の一方の電極 5 aを上段の半導体チップ 3 b上の電極固定部 9 cに固定し、他方の電極 5 aをパッケージ基板 2の表面 2 a上の電極固定部 9 cに固定することができ、上段の半導体チップ 3 bの配線とパッケージ基板 2の表面 2 aの配線をチップ部品 5を介して接続することができる。また、上段の半導体チップ 3 b とパッケージ基板 2 との境界部分にもチップ部品 5が搭載できることから、さらに実装密度向上や半導体装置 1の小型化が可能になる。

( 5 )上段の半導体チップ 3 bのグランドをポール 2 5やボール 2 6、さらにはパッケージ基板 2の内部の配線 9や導体 9 bを介して短い距離で導体層 9 f に導くことができるため、土段の半導体チヅプ 3 bのグランドを低ィンピ一ダンスにすることができる。

( 6 ) 上記（ 5 ) により、ノヅケージ基板 2内の配線 9や導体 9 bは、熱伝導性が良好な金属（金属ペーストによる形成）で形成されていることから、上段の半導体チップ 3 bの放熱性も良好になる。

( 7 ) 下段の半導体チップ 3 aはパッケージ基板 2の窪み 1 1の底に密着接続されるとともに、この底には多数の導体 9 bが密に設けられて導体層 9 f に熱を伝達することから、下段の半導体チップ 3 aは発熱量が大きいものでも安定して動作することができる。

( 8 ) パッケージ基板 2 において、全層を貫く配線用ヴィァホールの数が減少することから、内層の配線領域を広く確保でき、基板の配線密度を高めることができる。これにより、パッケ一ジ基板 2の小型化も可能になる。

( 9 ) 各配線層が、第 1基準電源（グランド電位）となる導体層 9 でから多数のヴアイァホール 9 a及び導体 9 bにより、低インピーダンスで接続されており、基板全体のグランドが強化されるため、半導体装置 1 の安定動作が可能になる。

( 1 0 ) 下段の半導体チップ 3 aをパワーアンプモジュール 1の最終増幅段を構成するトランジスタを含む半導体チップ 3 aとし、上段の半導体チップ 3 bを第 1増幅段や制御回路 1 9を構成するトランジスタを含む半導体チップとすることによって、小型で実装密度が高く、かつ安定した動作が達成できるパワーアンプモジュール 1を提供することができる。

(実施形態 2 )

図 2 1は本発明の他の実施形態（実施形態 2 ) である半導体装置を示す模式的断面図である。本実施形態 2の半導体装置 1は、実施形態 1 と同様に、パワーアンプモジュ^ "-ル等、発熱量の大きい半導体チップ 3 a (第 1の実装部品）と、半導体チップ 3 aに比較して発熱量が小さい半導体チップ 3 b (第 1の実装部品）とを含む半導体装置 1 に本発明を適用したものである。

実施形態 2の半導体装置 1は、パッケージ基板 2の表面 2 aに設ける窪み 1 1は一段窪み構造とし、この窪み底に半導体チップ 3 aを実施形態 1 と同様に接合材 2 0を介して密着実装する構造になっている。搭載された半導体チップ 3 aの上面とパッケージ基板 2の表面 2 aの高さをほぼ同じ高さにする。この際、高さを同じにするため、半導体チヅプ 3 aの下面に熱伝達性が良好でかつ電気伝導性が良好な接着剤層を設け (例えば、 5 0 z m程度の厚さ）、この接着剤層の厚さを調整することによって半導体チップ 3 aの上面高さを調整する。この方法は前記実施形態 1 にも適用できる。

また、半導体チヅプ 3 aの上面とパッケージ基板 2の表面 2 aとの間にインターポーザ 4 5 (表裏面に実装する電子部品を電気的に接続する基板：中間介在配線板）を取り付け、さらにこのインターポ一ザ 4 5の上面に半導体チップ 3 bをフリップチップ実装する。また、パヅケージ基板 2の表面 2 aに実施形態 1 と同様にチップ部品 5 (第 2の実装部品）を搭載する。

インターポーザ 4 5は上下面の電極は表面及び内部に設けられた配線を介して電気的に接続され、該インターポーザ 4 5 によって上下に位置する前記第 1の実装部品及びパッケージ基板間の配線を電気的に接続するように構成されている。即ち、イン夕一ポーザ 4 5は上面及び下面に電極 4 5 a , 4 5 bや配線 4 5 cを有する。上方に位置する半導体チップ 3 bは下面に電極 3 eを有するとともに、その表面には突起電極（バンプ電極） 3 f が設けられている。半導体チップ 3 bの各突起電極 3 f はイン夕一ポーザ 4— 5の上面の電極 4 5 aや配線 4 5 cにフリップチヅプ実装されている。

窪み 1 1の底に搭載された半導体チップ 3 aは、上面に電極 3 sを有するとともにその表面に突起電極（バンプ電極） 3 t を有している。そして、これら突起電極 3 tがインタ一ポーザ 4 5の下面の 4 5 bに接続されている。イン夕一ポ一ザ 4 5は窪み 1 1 よりも大きく、窪み 1 1から張り出したインターポ一ザ 4 5 に設けられた電極 4 5 bはパッケージ基板 2の表面 2 aに設けられた電極 2 eに突起電極（バンプ電極） 2 f を介して接続されている。突起電極 2 f はあらかじめ電極 2 eに設けられている。これら各部品は一度、または数度に分けて行う、接合材ゃ突起電極のリフロ一処理によって実装できる。

また、図示はしないが、重なる各部品間にアンダーフィル封止を行うことにより、ハンドリング性や信頼性を高くできる。また、パッケージ基板 2の表面 2 aに、チップ部品 5，半導体チップ 3 a , 3 b，イン夕ーポ一ザ 4 5 を被うように封止部 6を形成することも可能である。

本実施形態 2 においては、パッケージ基板 2の裏面 2 bに放熱兼用の第 1基準電源となる導体層 9 f が設けられ、下方に位置する半導体チップ 3 a (第 1の実装部品）の下面に設けられる電極は接合材 2 0 , チップ搭載部 9 d ,導体 9 bを介して導体層 9 f に電気的に接続されている。本実施形態 2のパッケージ基板 2は、実施形態 1のパッケージ基板 2 に比較して、誘電体及び導体層（配線層）の層数を少なくでき、半導体装置 1の製造コスト低減が可能になる。

本実施形態 2の半導体装置 1は半導体チップ 3 a、 3 b、パッケージ基板 2の配線接続の自由度が大きく、複雑なバイアス回路、整合回路等に対応ができ、製品性能を向上させる効果がある。

本実施形態 2の半導体装置 1においても実施形態 1 と同様な効果を有する。 ― 一 - - -

(実施形態 3 )

図 2 2は本発明の他の実施形態（実施形態 3 ) である半導体装置を示す模式的断面図、図 2 3は本実施形態 3の半導体装置に組み込んだ上部半導体チップにおける電極再配線構造を示す一部の模式的拡大断面図である。

本実施形態 3の半導体装置 1は、実施形態 1 と同様に、パワーアンプモジュール等、発熱量の大きい半導体チヅプ 3 aと、半導体チップ 3 a に比較して発熱量が小さい半導体チップ 3 bとを含む半導体装置 1に本発明を適用したものである。

本実施形態 3の半導体装置 1は、実施形態 2の半導体装置 1において、イン夕一ポーザに代えて半導体チップ 3 bとするものである。即ち、半導体チップ 3 bは、電極を設ける下面に再配置配線層 5 0を設け、この再配置配線層 5 0の表面に再配置突起電極（バンプ電極） 5 1を設けるものである。半導体チップ 3 bの表面での再配置によって、各再配置突起電極 5 1は窪み 1 1の底に搭載された半導体チップ 3 aの上面の電極 3 sゃパッケージ基板 2の表面 2 aの電極 2 eに接続可能になる。

再配置突起電極 5 1及び再配置配線層 5 0は、図 2 3に示すようになる。図 2 3は半導体チップ 3 bの一部を模式的に示す図である。半導体チップ 3 bを構成する半導体基板部分 5 3の表面部分には、絶縁性保護膜 5 4でその周囲を被われた電極パッド 5 2が設けられている。この電極パッド 5 2は、従来は外部電極端子として使用され、例えば、ワイヤボンディングされる部分である。

本実施形態 3では、一端が電極パッド 5 2に接続される導体からなる再配線 5 5を絶縁性保護膜 5 4上に選択的に設ける。また、再配線 5 5 を選択的に被う絶縁膜 5 6を絶縁性保護膜 5 4上に形成する。電極パッド 5 2の他端部分は露出-し、この部分に突起電極 (バンプ電極）からなる再配置突起電極 5 1が形成される。再配線 5 5は絶縁性の絶縁性保護膜 5 4上に所望のパターンに形成できる。

本実施形態 3においては、パッケージ基板 2の裏面 2 bに放熱兼用の第 1基準電源となる導体層 9 f が設けられ、下方に位置する半導体チップ 3 a (第 1の実装部品）の下面に設けられる電極は接合材 2 0 , チヅプ搭載部 9 d，導体 9 bを介して導体層 9 f に電気的に接続されている。本実施形態 3の半導体装置 1は、イン夕一ポーザも不要となり、薄型化が可能になる。またインタ一ポーザ 4 5 も不要となることから、さらに製造コストの低減を図ることができる。

本実施形態 3の半導体装置 1は、実施形態 2 と同様性能向上の効果がめる。

本実施形態 3の半導体装置 1においても実施形態 1 と同様な効果を有する。

(実施形態 4 )

本実施形態 4の半導体装置 1は、実施形態 1の半導体装置 1 において、窪み（二段窪み） 1 1の下方窪み 1 1 aの底 l l a f に搭載した半導体チヅプ 3 aの電極 3 s と、上方窪み 1 l bの底 1 l b f に設けられた配線 9を導電性のワイヤ 7で電気的に接続する。また、半導体チップ 3 b の電極はボール 2 5を介して上方窪み 1 1 13の底 1 l b f に設けられた配線 9に電気的に接続する構造になっている。他の部分の構造は実施形態 1の半導体装置 1に同じである。

本実施形態 4においては、パッケージ基板 2の裏面 2 bに放熱兼用の第 1基準電源となる導体層 9 f が設けられ、下方に位置する半導体チップ 3 a (第 1の実装部品) の下面に設けられる電極は接合材- 2 0 , チヅプ搭載部 9 d，導体 9 bを介して導体層 9 f に電気的に接続されている。また、上方に位置する半導体チップ 3 bの電極の一部もボール 2 5 , 配線 9，導体 9 b，配線 9 , 導体 9 bを介して導体層 9 f に電気的に接続されている。

本実施形態 4の半導体装置 1においても実施形態 1 と同様な効果を有する。

(実施形態 5 )

図 2 5は本発明の他の実施形態（実施形態 5 ) である半導体装置を示す模式的断面図である。

本実施形態 5の半導体装置 1は、実施形態 1の半導体装置 1において、窪み 1 1を最下位の窪み 1 l x , 中段窪み 1 l y , 最上位の窪み 1 1 z として三段窪み（多段窪み）とするものである。最下位の窪み 1 l xは実施形態 4の下方窪み（最下位の窪み） 1 1 aと同じであり、この最下位の窪み 1 1 Xに接合材 2 0を介して半導体チップ 3 a (第 1の実装部品）が密着実装されている。また、半導体チヅプ 3 aの上面の電極 3 s は、実施形態 4と同様に中段窪み 1 l yの底（多段窪みの段付き部分の第 1の中段窪み底）に設けた導体層 9 f にワイヤ 7を介して電気的に接続されている。

最上位の窪み 1 1 zの窪み底（第 1の中段窪み底よりも上方に位置する第 2の中段窪み底）に、上方に位置する半導体チップ 3 b (第 1の実装部品）の下面周辺が載り、接合材 6 1を介して固定されている。半導体チップ 3 bの上面の電極 3 ιιと、最上位の窪み 1 l zの底（第 2の中段窪み底）に設けられた配線 9は導電性のワイヤ 7を介して電気的に接続されている。

また、パッケージ基板 2の表面 2 aにはチップ部品 5が実施形態 1 と同様な構成によって実装されている。また、パッケージ基板 2の表面 2 aには封止部 6が設けられ、半導体チップ 3 a , 3 bやチップ部品 5を被っている。半導体チップ 3 aと半導体チップ 3 bとの間の隙間にも封止部 6を構成する絶縁性樹脂が封入されている。

本実施形態 5においては、パッケージ基板 2の裏面 2 bに放熱兼用の第 1基準電源となる導体層 9 f が設けられ、下方に位置する半導体チップ 3 a (第 1の実装部品）の下面に設けられる電極は接合材 2 0 , チヅプ搭載部 9 d，導体 9 bを介して導体層 9 f に電気的に接続されている。また、上方に位置する半導体チップ 3 bの電極の一部もワイヤ 7 , 配線 9 , 導体 9 b , 配線 9 , 導体 9 bを介して導体層 9 f に電気的に接続されている。

本実施形態 5の半導体装置 1 においても実施形態 1 と同様な効果を有するが、さらに半導体チップ 3 a、 3 bのパッケージ基板 2に対する高さ方向の位置精度を必要とせず、組立を容易化できる効果を有する。以上本発明者によってなされた発明を実施形態に基づき具体的に説明したが、本発明は上記実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない、本発明はパッケージ基板の表面側に複数の半導体チップを多段に搭載するとともにチップ部品を搭載する構成の混成集積回路装置には広く適用できる。この場合、半導体チップに組み込むトランジスタは、シリコンによる酸化膜ゲート型、窒化膜等の他の絶縁ゲート型トランジスタ、さらにはバィポーラトランジス夕等他のシリコントランジス夕、または化合物による各種のトランジスタでもよい。

本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記のとおりである。

( 1 ) 搭載部品の実装密度向上による半導体装置の小型化が図れる。 ( 2 ) パッケージ基板の内層の配線領-域を広く確保できる半導体装置を提供することができる。

( 3 ) 第 1基準電源電位（グランド電位）の安定化が達成できる半導体装置を提供することができる。

( 4 ) 発熱量の多い半導体チップの熱放散性を高めることができる半導体装置を提供することができる。

( 5 ) 安定して動作する半導体装置を提供することができる。

( 6 ) 安定して動作する小型のパワーアンプモジュール提供することができる。産業上の利用可能性

以上のように、本発明に係る半導体装置は、発熱量の異なる複数の半導体チップを、熱放散性を考慮してパッケージ基板に分別搭載することができるので、半導体装置の安定動作が可能になる。また、半導体チップの分別搭載において、半導体チップが重なるように配置することから半導体装置の小型化も達成でき、携帯電話機用の高周波集積回路装置として最適である。従って、本発明をパワーアンプモジュールに適用した場合には、小型 · 軽量で安定動作するパワーアンプモジュールを提供することができる。

Claims

請求の範囲

1 . 表面およびその反対側の実装面となる裏面を有しかつ配線を有するパヅケージ基板と、

能動素子からなり、かつ前記パッケージ基板の表面に上下に重なるように搭載される複数の第 1の実装部品と、 .

前記パッケージ基板の裏面に設けられる複数の外部電極端子と、前記パッケージ基板の表面側に設けられ、前記第 1の実装部品を被う絶縁性樹脂からなる封止部とを有し、

下方に位置する前記第 1の実装部品は前記パッケージ基板に密着実装され、 ' - 下方に位置する前記第 1の実装部品は上方に位置する前記第 1の実装部品よりも発熱量が大きい部品であることを特徴とする半導体装置。

2 . 受動素子からなり、かつ前記パッケージ基板の表面に搭載される複数の第 2の実装部品を有することを特徴とする請求の範囲第 1項記載の半導体装置。

3 . 前記複数の第 1の実装部品は前記パッケージ基板の表面に設けられた窪み内に配置され、

前記窪み内の上方に位置する前記第 1の実装部品の上面は前記パッケ一ジ基板の表面とほぼ同じ高さになっていることを特徴とする請求の範囲第 1項記載の半導体装置。

4 . 前記上方に位置する第 1の実装部品の上面には前記第 2の実装部品が搭載されていることを特徴とする請求の範囲第 3項記載の半導体装置。

5 . 前記上方に位置する第 1の実装部品の上面と、前記パッケージ基板の表面につて前記第 2の実装部品が搭載されていることを特徴とする請求の範囲第 3項記載の半導体装置。

6 . 前記窪みは多段窪みとなり、

下方に位置する前記第 1の実装部品は最下位の窪みの底に固定され、前記下方に位置する第 1の実装部品の上面の電極は多段窪みの段付き部分の中段窪み底の上面に延在する配線に導電性のリードを介して電気的に接続され、

前記上方に位置する第 1の実装部品の電極は前記リ一ドに電気的に接続されていることを特徴とする請求の範囲第 3項記載の半導体装置。

7 . 前記窪みは多段窪みとなり、

下方に位置する前記第 1の実装部品は最下位の窪みの底に固定され、前記下方に位置する第 1の実装部品の上面の電極は多段窪みの段付き部分の中段窪み底の上面に延在する配線に導電性のリ一ドを介して電気的に接続され、

前記上方に位置する第 1の実装部品の電極は突起電極を介して前記リ一ド及び前記中段窪み底に設けられる配線に接続され、

前記中段窪み底に設けられる配線に接続される前記突起電極の厚さは、前記リ一ドに接続される前記突起電極の厚さよりも厚くなつていることを特徴とする請求の範囲第 3項記載の半導体装置。

8 . 前記上方に位置する第 1の実装部品の電極は前記リ一ドに導電性のボールを介して電気的に接続されていることを特徴とする請求の範囲第 6項記載の半導体装置。

9 . 前記パッケージ基板の表面，裏面，窪み底及び内部にはそれぞれ所定パターンの配線が設けられるとともに、これら各配線の一部はパッケージ基板に設けられる孔内に充填される導体を介して電気的に接続されていることを特徴とする請求の範囲第 3項記載の半導体装置。

1 0 . 前記パッケージ基板の裏面に放熱兼用の第 1基準電源となる導体層が設けられ、前記下方に位置する第 1の実装部品の下面に設けられる電極は前記導体層に電気的に接続されていることを特徴とする請求の範囲第 1項記載の半導体装置。

1 1 . 前記下方に位置する第 1の実装部品の下面電極は複数のヴィァホールに充填された導体を介して前記導体層に接続されていることを特徴とする請求の範囲第 1 0項記載の半導体装置。

1 2 . 前記上方に位置する第 1の実装部品の電極の一部は前記導体層に電気的に接続されていることを特徴とする請求の範囲第 1 0項記載の半導体装置。

1 3 . 表面およびその反対側の実装面となる裏面を有するとともに前記表面に窪みを有しかつ配線を有するパッケージ基板と、

能動素子からなり、前記窪み内に上下に重なるように搭載される複数の第 1の実装部品と、

受動素子からなり、前記パッケージ基板の表面及び前記上方に位置する第 1の実装部品の上面に搭載される複数の第 2の実装部品と、

前記パッケージ基板の裏面に設けられる複数の外部電極端子と、前記パッケージ基板の裏面に設けられる放熱兼用の第 1基準電源となる導体層と、

前記パッケージ基板の表面側に設けられ、前記第 1及び第 2の実装部品を被う絶縁性樹脂からなる封止部とを有し、

前記窪み内の上方に位置する前記第 1の実装部品の上面は前記パッケ一ジ基板の表面とほぼ同じ高さになり、

下方に位置する前記第 1の実装部品は前記パッケージ基板に密着実装され、

下方に位置する前記第 1の実装部品は上方に位置する前記第 1の実装部品よりも発熱量が大きい部品であり、前記下方に位置する第 1の実装部品の下面電極はヴィァホールに充填された導体を介して前記導体層に電気的に接続され、

前記上方に位置する第 1の実装部品の電極の一部は前記導体層に電気的に接続されていることを特徴とする半導体装置。

1 4 . 前記窪みは多段窪みとなり、

下方に位置する前記第 1の実装部品は最下位の窪みの底に固定され、前記下方に位置する第 1の実装部品の上面の電極は多段窪みの段付き部分の段付き窪み底の上面に延在する配線に導電性のリ一ドを介して電気的に接続され、

前記上方に位置する第 1の実装部品の電極は前記リ一ドに導電性のボールを介して電気的に接続されていることを特徴とする請求の範囲第 1 3 項記載の半導体装置。

1 5 . 表面およびその反対側の実装面となる裏面を有しかつ配線を有するパッケージ基板と、

能動素子からなり、かつ前記パッケージ基板の表面に上下に重なるように搭載される複数の第 1の実装部品と、

受動素子からなり、かつ前記パッケージ基板の表面に搭載される複数の第 2の実装部品とを有し、

下方に位置する前記第 1の実装部品と上方に位置する前記第 1の実装部品との間には上下面にそれぞれ電極を有するイン夕一ポ一ザが介在され、前記ィンターポーザは上下面の電極は表面及び内部に設けられた配線を介して電気的に接続され、該インターポーザによって上下に位置する前記第 1の実装部品及びパッケージ基板間の配線を電気的に接続するように構成されていることを特徴とする半導体装置。

1 6 . 下方に位置する前記第 1の実装部品は前記パッケージ基板の表面に設けられる窪み内配置され、下方に位置する前記第 1の実装部品の上面は前記パッケージ基板の表面とほぼ一致した高さになっていることを特徴とする請求の範囲第 1 5項記載の半導体装置。

1 7 . 前記パッケージ基板の裏面に放熱兼用の第 1基準電源となる導体層が設けられ、前記下方に位置する第 1の実装部品の下面に設けられる電極は前記導体層に電気的に接続されていることを特徴とする請求の範囲第 1 5項記載の半導体装置。

1 8 . 表面およびその反対側の実装面となる裏面を有しかつ配線を有するパッケージ基板と、

能動素子からなり、かつ前記パッケージ基板の表面に上下に重なるように搭載きれる後数の第 1の実装部品と、

下方に位置する前記第 1の実装部品は下面に設けられる電極を介して前記パッケージ基板に搭載され、

上方に位置する前記第 1の実装部品は下面に設けられる電極を接合材を介して前記パッケージ基板及び前記下方に位置する第 1の実装部品の電極にそれそれ接続されていることを特徴とする半導体装置。

1 9 . 下方に位置する前記第 1の実装部品は前記パッケージ基板の表面に設けられる窪み内に配置され、

下方に位置する前記第 1の実装部品の上面は前記パッケージ基板の表面とほぼ一致した高さになり、

前記パッケージ基板の裏面に放熱兼用の第 1基準電源となる導体層が設けられ、前記下方に位置する第 1の実装部品の下面に設けられる電極は前記導体層に電気的に接続されていることを特徴とする請求の範囲第 1 8項記載の半導体装置。

2 0 . 表面およびその反対側の実装面となる裏面を有しかつ配線を有するパヅケージ基板と、

能動素子からなり、かつ前記パッケージ基板の表面に設けられる'窪み内に上下に重なるように搭載される複数の第 1の実装部品と、

受動素子からなり、かつ前記パッケージ基板の表面に搭載される複数の第 2の実装部品と、

前記パッケージ基板の裏面に設けられる複数の外部電極端子と、前記パッケージ基板の表面側に設けられ、前記第 1及び第 2の実装部品を被う絶縁性樹脂からなる封止部とを有し、

前記窪みは多段窪みとなり、下方に位置する前記第 1の実装部品は最下位の窪みの底に下面電極を介して固定され、前記下方に位置する第 1の実装部品の上面の電極は多段窪みの段付き部分の中段窪み底の上面に延在する配線に導電性のワイャを介して電気的に接続され、

上方に位置する第 1の実装部品の下面の各電極は突起電極を介して前記中段窪み底の配線に電気的に接続され、

下方に位置する前記第 1の実装部品は上方に位置する前記第 1の実装部品よりも発熱量が大きい部品であることを特徴とする半導体装置。

2 1 . 前記パッケージ基板の裏面には放熱兼用の第 1基準電源となる導体層が設けられ、

前記パッケージ基板の最下位の窪み底には複数のヴィァホールが設けられるとともに該ヴィァホールには導体が充填され、

前記最下位に位置する前記第 1の実装部品の下 ¾電極は前記導体を介して前記導体層に電気的に接続されていることを特徴とする請求の範囲第 2 0項記載の半導体装置。

2 2 . 表面およびその反対側の実装面となる裏面を有しかつ配線を有するパヅケージ基板と、能動素子からなり、かつ前記パッケージ基板の表面に設けられる窪み内に上下に重なるように搭載される複数の第 1の実装部品と、

前記窪みは多段窪みとなり、下方に位置する前記第 1の実装部品は最下位の窪みの底に下面電極を介して固定され、前記下方に位置する第 1の実装部品の上面の電極は多段窪みの段付き部分の第 1の中段窪み底の上面に延在する配線に導電性のワイャを介して電気的に接続され、上方に位置する前記第 1の実装部品は前記第 1の中段窪み底よりも上方に位置する第 2の中段窪み底に下面周辺が接続され、

前記上方に位置する第 1の実装部品の上面の電極は前記第 2の中段窪み底に設けられる配線に導電性のワイヤを介して電気的に接続され、下方に位置する前記第 1の実装部品は上方に位置する前記第 1の実装部品よりも発熱量が大きい部品であることを特徴とする半導体装置。

2 3 . 前記パッケージ基板の裏面には放熱兼用の第 1基準電源となる導体層が設けられ、

前記最下位に位置する前記第 1の実装部品の下面電極は前記導体を介して前記導体層に電気的に接続されていることを特徴とする請求の範囲第 2 2項記載の半導体装置。