JP2004296719A - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP2004296719A
JP2004296719A JP2003086158A JP2003086158A JP2004296719A JP 2004296719 A JP2004296719 A JP 2004296719A JP 2003086158 A JP2003086158 A JP 2003086158A JP 2003086158 A JP2003086158 A JP 2003086158A JP 2004296719 A JP2004296719 A JP 2004296719A
Authority
JP
Japan
Prior art keywords
circuit
semiconductor chip
chip
semiconductor
frequency
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP2003086158A
Other languages
English (en)
Inventor
Satoshi Konishi
聡 小西
Tsuneo Endo
恒雄 遠藤
Koichi Nakajima
浩一 中嶋
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Technology Corp
Original Assignee
Renesas Technology Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Technology Corp filed Critical Renesas Technology Corp
Priority to JP2003086158A priority Critical patent/JP2004296719A/ja
Priority to US10/808,389 priority patent/US20040188834A1/en
Publication of JP2004296719A publication Critical patent/JP2004296719A/ja
Priority to US11/499,760 priority patent/US20060267220A1/en
Withdrawn legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/494—Connecting portions
    • H01L2224/4943—Connecting portions the connecting portions being staggered
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/0651—Wire or wire-like electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06517—Bump or bump-like direct electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06582—Housing for the assembly, e.g. chip scale package [CSP]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Amplifiers (AREA)

Abstract

【課題】信頼性の向上を図る。
【解決手段】主面４ｂと裏面４ｃを有したモジュール基板４と、モジュール基板４の主面４ｂに実装され、かつ第１の周波数で動作する第１回路と第２の周波数で動作する第２回路を有した下段チップ７と、下段チップ７上に重ねて配置され、かつ前記第１回路および第２回路を有した上段チップ２と、上段チップ２および下段チップ７とモジュール基板４とをそれぞれ接続する複数のワイヤ５と、モジュール基板４に実装された複数のチップ部品３とからなり、上段チップ２の前記第１回路と下段チップ７の前記第２回路とが対向して配置され、かつ上段チップ２の前記第２回路と下段チップ７の前記第１回路とが対向して配置されることにより、それぞれの周波数の回路動作時に上下チップのワイヤ間での高周波による干渉を起こりにくくして半導体装置の信頼性の向上を図る。
【選択図】 図１

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置に関し、特に、パワーアンプモジュールなどのモジュールの信頼性の向上に適用して有効な技術に関する。
【０００２】
【従来の技術】
半導体装置の小型化を図った構造として、半導体チップを重ね合わせて配置するＳＣＰ（Ｓｔａｃｋｅｄ Ｃｈｉｐｓ Ｐａｃｋａｇ）構造が知られており、前記ＳＣＰでは、下層チップ上にこれより小さな上層チップが重ねられ、これによって２段にチップが構成されて小型化を図っている（例えば、特許文献１参照）。
【０００３】
【特許文献１】
特開平７−５８２８０号公報（第３頁、図２）
【０００４】
【発明が解決しようとする課題】
携帯電話機などの通信端末機器には多くの電子部品が組み込まれており、そのうち携帯電話機の送信系に組み込まれる高周波増幅装置（パワーアンプモジュール）も急速な小型・高機能化が進んで来ている。通信方式の１つとしてＧＳＭ（Ｇｌｏｂａｌ Ｓｙｓｔｅｍ ｆｏｒ Ｍｏｂｉｌｅ Ｃｏｍｍｕｎｉｃａｔｉｏｎｓ）方式が知られている。
【０００５】
このＧＳＭ方式用のパワーアンプモジュールの外形寸法は、現状では縦１０ｍｍ、横８ｍｍの大きさであるが、次世代のモジュールでは縦６ｍｍ、横５ｍｍの大きさのものが主流になると想定される。
【０００６】
また、ＣＤＭＡ（Ｃｏｄｅ Ｄｉｖｉｓｉｏｎ Ｍｕｌｔｉｐｌｅ Ａｃｃｅｓｓ 符号分割多元接続）分野においても現状の縦６ｍｍ、横６ｍｍのものが、縦５ｍｍ、横５ｍｍ、さらには縦４ｍｍ、横４ｍｍと順次要請されるものと想定できる。
【０００７】
このような超小型のパワーアンプモジュールでは、配線基板構成のモジュール基板における表面の二次元的な部品実装だけでは、トランジスタなどの能動素子を組み込んだ半導体チップや、抵抗（チップ抵抗）、コンデンサ（チップコンデンサ）などの受動素子からなるチップ部品が搭載できなくなり、三次元実装が必要になる。
【０００８】
そこで、パワーアンプモジュールの小型化を図る上で、半導体チップを重ねる構造について本発明者が検討した結果、以下のような問題点を見出した。
【０００９】
パワーアンプモジュールで半導体チップを重ね合わせる構造を採用した場合、上下チップのワイヤ間で高周波による干渉が起こりアンプ動作が不安定となることが問題である。
【００１０】
例えば、パワーアンプモジュールが、それぞれに３段階に入力信号を増幅する２種類の高周波の増幅回路を有しており、ＧＮＤを強化しやすい下段チップに２段めと３段め（終段）の増幅回路が組み込まれ、上段チップに初段の増幅回路が組み込まれている場合、上下の半導体チップにおいて２種類の周波数の増幅回路がそれぞれ同じ側に配置されているため、アンプ動作時に上下チップのワイヤ間で高周波による干渉が起こりアンプ動作が不安定になる。
【００１１】
その結果、パワーアンプモジュールの信頼性が低下することが問題となる。
【００１２】
本発明の目的は、信頼性の向上を図る半導体装置を提供することにある。
【００１３】
本発明のその他の目的は、小型化を図る半導体装置を提供することにある。
【００１４】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１５】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
【００１６】
すなわち、本発明は、主面およびその反対側の裏面を有した配線基板と、前記配線基板の主面に実装され、第１の周波数で動作する第１回路および第２の周波数で動作する第２回路を有した第２の半導体チップと、前記第２の半導体チップに重ねて配置され、前記第１回路および前記第２回路を有した第１の半導体チップと、前記第１の半導体チップと前記配線基板とを電気的に接続する複数の導電性のワイヤとを有し、前記第１の半導体チップの前記第１回路と前記第２の半導体チップの前記第２回路とが対向して配置され、前記第１の半導体チップの前記第２回路と前記第２の半導体チップの前記第１回路とが対向して配置されている。
【００１７】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００１８】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明などの関係にある。
【００１９】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合及び原理的に明らかに特定の数に限定される場合などを除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良いものとする。
【００２０】
さらに、以下の実施の形態において、その構成要素（要素ステップなどを含む）は、特に明示した場合及び原理的に明らかに必須であると考えられる場合などを除き、必ずしも必須のものではないことは言うまでもない。
【００２１】
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合及び原理的に明らかにそうでないと考えられる場合などを除き、実質的にその形状などに近似または類似するものなどを含むものとする。このことは前記数値及び範囲についても同様である。
【００２２】
また、実施の形態を説明するための全図において同一機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
【００２３】
（実施の形態１）
図１は本発明の実施の形態１の半導体装置の一例であるパワーアンプモジュールの構造を示す断面図、図２は図１に示すパワーアンプモジュールの構造を示す裏面図、図３は図１に示すパワーアンプモジュールの配線基板の主面側に搭載される各実装部品の配置の一例を示す平面配置図、図４は図１に示すパワーアンプモジュールに組み込まれた高周波増幅回路の構成の一例を示す回路ブロック図、図５は図１に示すパワーアンプモジュールの下段チップ（第２の半導体チップ）における増幅回路のレイアウトの一例を示す平面図、図６は図１に示すパワーアンプモジュールの上段チップ（第１の半導体チップ）における増幅回路のレイアウトの一例を示す平面図、図７は本発明の実施の形態１の変形例のパワーアンプモジュールの下段チップにおける増幅回路のレイアウトの一例を示す平面図、図８は図７に示す下段チップ上に配置される上段チップにおける増幅回路のレイアウトの一例を示す平面図である。
【００２４】
図１および図２に示す本実施の形態１の半導体装置は、パワーアンプモジュール１と呼ばれる高周波のモジュール製品であり、モジュール基板（配線基板）４の表面である主面４ｂ上に第２の半導体チップが実装され、さらに前記第２の半導体チップ上に第１の半導体チップが重ねて搭載されたチップスタック構造のものであり、主に、携帯電話機などの小型の携帯用電子機器に組み込まれるものである。
【００２５】
なお、図１に示すパワーアンプモジュール１は、例えば、携帯電話機における高周波（例えば、約９００ＭＨｚと約１８００ＭＨｚ）を複数の段階に亘って増幅する高周波増幅装置である。
【００２６】
本実施の形態１のパワーアンプモジュール１は、外観的には四角形のモジュール基板４と、このモジュール基板４の主面４ｂ上に重ねて形成された封止部６と、モジュール基板４の裏面４ｃに設けられた複数の外部端子４ｆおよびＧＮＤ用外部端子４ｇとからなる。
【００２７】
また、パワーアンプモジュール１は、その組み立てにおいて、複数のモジュール基板４が並んで成る多数個取り基板上に半導体チップを含む電子部品を搭載し、その後電子部品などを覆うように前記多数個取り基板の上面に一定の高さの樹脂封止層を形成し、次いで多数個取り基板をこれに重なった樹脂封止層も含めて縦横に切断分離して一度に複数のパワーアンプモジュール１を形成することから、モジュール基板４の側面と封止部６の側面は一致し、封止部６の端部は、モジュール基板４の端部より外側に位置していない構造になる。
【００２８】
また、モジュール基板４は、プリント配線基板からなっており、例えば、複数の誘電体層（絶縁膜）を貼り合わせたような構造であり、主面４ｂや裏面４ｃおよび内部に所定の配線パターンの導体層を有するとともに、主面４ｂと裏面４ｃの導体層は基板の厚さ方向に延在する導体であるビア４ｈなどを介して電気的に接続されている。本実施の形態１では、特に限定はされないが、前記誘電体層は５層になっている。
【００２９】
本実施の形態１のパワーアンプモジュール１の詳細構成について説明すると、主面４ｂおよびその反対側の裏面４ｃを有した配線基板であるモジュール基板４と、モジュール基板４の主面４ｂに実装され、かつ第１の周波数で動作する第１回路および第２の周波数で動作する第２回路を有した第２の半導体チップである下段チップ７と、下段チップ７上に重ねて配置され、かつ第１の周波数で動作する第１回路および第２の周波数で動作する第２回路を有した第１の半導体チップである上段チップ２と、上段チップ２とモジュール基板４とを、および下段チップ７とモジュール基板４とをそれぞれ電気的に接続する複数の導電性のワイヤ５と、図３に示すようにモジュール基板４の下段チップ７および上段チップ２の周囲に実装された受動部品である複数のチップ部品３と、モジュール基板４の主面４ｂ側で下段チップ７、上段チップ２、複数のワイヤ５および複数のチップ部品３を覆うように形成された封止部６とからなる。
【００３０】
さらに、パワーアンプモジュール１では、上段チップ２の前記第１回路と下段チップ７の前記第２回路とが対向して配置されているとともに、上段チップ２の前記第２回路と下段チップ７の前記第１回路とが対向して配置されている。
【００３１】
ここで、第２の半導体チップである下段チップ７は、図１に示すようにモジュール基板４の凹部であるキャビティ部４ａにフェイスアップ状態で実装されており、半田接続部１１を介してモジュール基板４に電気的に接続されている。
【００３２】
すなわち、下段チップ７は、モジュール基板４の主面４ｂより凹んだキャビティ部４ａにフェイスアップ実装で配置されており、主面７ａと反対側の背面７ｂがモジュール基板４に半田接続されている。したがって、下段チップ７はその主面７ａが上方を向いており、主面７ａの各パッド７ｐ（図５参照）は金線などのワイヤ５によって図３に示すようにモジュール基板４の端子４ｅやＧＮＤ用端子４ｄに電気的に接続されている。
【００３３】
また、上段チップ２は、下段チップ７の主面７ａ上にスペーサ１０を介してこのスペーサ１０に積み重ねた状態で搭載されており、その際、下段チップ７と同様に主面２ａを上方に向けたフェイスアップ状態で搭載されている。したがって、上段チップ２の主面２ａと反対側の背面２ｂは、下段チップ７の主面７ａと対向している。
【００３４】
なお、スペーサ１０は、例えば、シリコンなどによって形成されているものであるが、シリコン以外の絶縁性の部材によって形成されていてもよい。さらに、下段チップ７と上段チップ２の間にスペーサ１０を配置することにより、下段チップ７と上段チップ２の間に所望の間隔を設けることができるため、下段チップ７のワイヤ５が上段チップ２や上段チップ２のワイヤ５と接触することを防止できる。
【００３５】
また、上段チップ２もその主面２ａが上方を向いているため、図３に示すように、主面２ａの各パッド２ｋ（図６参照）は金線などのワイヤ５によってモジュール基板４の端子４ｅやＧＮＤ用端子４ｄに電気的に接続されている。
【００３６】
次に、本実施の形態１のパワーアンプモジュール１における図４に示す高周波増幅装置の回路ブロックについて説明する。
【００３７】
前記高周波増幅装置の増幅回路では、２種類の周波数帯域の入力信号をそれぞれ増幅しており、各増幅回路は３段階に亘って増幅され、各段の増幅回路は、上段チップ２に組み込まれたＢｉａｓ Ｃｉｒｃｕｉｔである制御ＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）２ｆによって制御される。本実施の形態１のパワーアンプモジュール１では、前記３段階のうち初段の増幅回路が上段チップ２に組み込まれており、さらに、２段めと終段（３段め）の増幅回路が下段チップ７に組み込まれている。
【００３８】
ここで、パワーアンプモジュール１が有する２種類の周波数帯域について説明すると、一方は、第１の周波数を利用したＧＳＭ（Ｇｌｏｂａｌ Ｓｙｓｔｅｍ ｆｏｒ Ｍｏｂｉｌｅ Ｃｏｍｍｕｎｉｃａｔｉｏｎ） 方式のものであり、周波数帯域として８８０〜９１５ＭＨｚを使用している。また、他方は、第２の周波数を利用したＤＣＳ（Ｄｉｇｉｔａｌ Ｃｏｍｍｕｎｉｃａｔｉｏｎ Ｓｙｓｔｅｍ １８００）のものであり、周波数帯域として１７１０〜１７８５ＭＨｚを使用しており、パワーアンプモジュール１は、この両方の方式に対応したモジュールである。
【００３９】
そこで、図４に示すように、高周波増幅回路を点線で囲ったような回路ブロック２ｅ，７ｅ，７ｈに分割し、パワーアンプモジュール１では、回路ブロック２ｅに上段チップ２を採用し、回路ブロック７ｅ，７ｈに下段チップ７を採用している。
【００４０】
すなわち、本実施の形態１のパワーアンプモジュール１では、比較的消費電力の小さい初段の増幅回路と制御ＩＣ２ｆを回路ブロック２ｅとして上段チップ２に組み込み、消費電力が大きな２段めと終段（３段め）の増幅回路を回路ブロック７ｅ，７ｈとして下段チップ７に組み込んでいる。
【００４１】
なお、下段チップ７は、モジュール基板４のキャビティ部４ａにフェイスアップ状態で実装されており、背面７ｂの半田接続部１１を介してモジュール基板４に電気的に接続され、さらに半田接続部１１と接続するモジュール基板４の複数のビア４ｈを介してモジュール基板４の裏面４ｃのＧＮＤ用外部端子４ｇと接続されている。
【００４２】
したがって、下段チップ７には消費電力が大きな２段めと終段（３段め）の増幅回路が組み込まれていてもそのＧＮＤの安定化を図ることができる。
【００４３】
また、回路ブロック２ｅ，７ｅ，７ｈにそれぞれ対応して、ＧＳＭ側初段アンプ２ｃ（第１回路）とＤＣＳ側初段アンプ２ｄ（第２回路）が上段チップ２に組み込まれ、一方、ＧＳＭ側２段めアンプ７ｃ（第１回路）とＧＳＭ側終段（３段め）アンプ７ｄ（第１回路）、およびＤＣＳ側２段めアンプ７ｆ（第２回路）とＤＣＳ側終段（３段め）アンプ７ｇ（第２回路）が下段チップ７に組み込まれている。
【００４４】
さらに、上段チップ２に組み込まれた制御ＩＣ２ｆは、制御信号Ｖｃｏｎｔｒｏｌ を受けて、ＧＳＭ側初段アンプ２ｃ、ＧＳＭ側２段めアンプ７ｃおよびＧＳＭ側終段アンプ７ｄのそれぞれのパワーを制御するとともに、ＤＣＳ側についてもそれぞれのアンプのパワーを制御する。本実施の形態１のパワーアンプモジュール１では、アンプ素子としてＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）が用いられ、この場合には、上段チップ２は、各ＭＯＳＦＥＴのゲートに印加されるバイアスを制御することによって、出力であるＰｏｕｔ（ＧＳＭ）、Ｐｏｕｔ（ＤＣＳ）のパワーを制御する。
【００４５】
本実施の形態１のパワーアンプモジュール１では、上段チップ２と下段チップ７における増幅回路の配置に関して、それぞれのチップに接続されたワイヤ間での高周波による干渉を防ぐために、図５および図６に示すように、上段チップ２の第１回路と下段チップ７の第２回路とが対向して配置されており、さらに上段チップ２の第２回路と下段チップ７の第１回路とが対向して配置されている。
【００４６】
すなわち、上段チップ２の第１回路であるＧＳＭ側初段アンプ２ｃと、下段チップ７の第２回路であるＤＣＳ側２段めアンプ７ｆおよびＤＣＳ側終段アンプ７ｇとが対向して配置され、さらに、上段チップ２の第２回路であるＤＣＳ側初段アンプ２ｄと、下段チップ７の第１回路であるＧＳＭ側２段めアンプ７ｃおよびＧＳＭ側終段アンプ７ｄとが対向して配置されている。
【００４７】
つまり、上段チップ２と下段チップ７とで同一周波数の増幅回路同士がそれぞれ同じ側ではなく、中心付近を境にして相互に反対側に配置されており、上下チップ間で同一周波数の増幅回路同士が重なって配置されないような回路レイアウトとなっている。
【００４８】
これにより、上段チップ２の第１回路に接続されるワイヤ群と下段チップ７の第１回路に接続されるワイヤ群とが、かつ上段チップ２の第２回路に接続されるワイヤ群と下段チップ７の第２回路に接続されるワイヤ群とがそれぞれ上下に重なって配置されることがないため、それぞれのアンプ（回路）動作時に上下チップのワイヤ間での高周波による干渉が起こりにくい。
【００４９】
すなわち、アンプ動作時にはそのアンプに接続されるワイヤ５から高周波が発振される場合があるが、異なった周波数のアンプでは同時に動作することなくそれぞれが別のタイミングで動作するため、上下チップ間で同一周波数の増幅回路同士が重なって配置されないような回路レイアウトとすることにより、上下チップのワイヤ間での高周波による干渉を起こりにくくすることができ、これにより、パワーアンプモジュール１の各アンプ動作の安定化を図ることができる。
【００５０】
その結果、パワーアンプモジュール１の信頼性を向上させることができる。
【００５１】
さらに、パワーアンプモジュール１では、上下チップのアンプ動作の安定化を図りつつ、チップスタック構造を実現することにより、パワーアンプモジュール１の小型化を図ることができる。
【００５２】
なお、図６に示すように、制御ＩＣ２ｆは、上段チップ２のほぼ中心部に配置されている。
【００５３】
また、モジュール基板４の主面４ｂ上において半導体チップの周囲に実装された受動部品である複数のチップ部品３は、チップ抵抗やチップコンデンサなどであり、それぞれの両端の接続端子３ａがモジュール基板４の端子４ｅに半田などで接続されている。
【００５４】
次に、図７および図８に示す本実施の形態１の変形例のパワーアンプモジュールについて説明する。図７、図８は、パワーアンプモジュール１が４（Ｑｕａｄ）バンドの場合の上段チップ２と下段チップ７の増幅回路のレイアウトを示すものである。
【００５５】
すなわち、上段チップ２と下段チップ７それぞれが、第１の周波数で動作する第１回路、第２の周波数で動作する第２回路、第３の周波数で動作する第３回路および第４の周波数で動作する第４回路を有しており、各回路のレイアウトとして、上段チップ２の第１回路と下段チップ７の第２回路とが対向して配置され、かつ上段チップ２の第２回路と下段チップ７の第１回路とが対向して配置され、さらに、上段チップ２の第３回路と下段チップ７の第４回路とが対向して配置され、かつ上段チップ２の第４回路と下段チップ７の第３回路とが対向して配置されている。
【００５６】
例えば、前記第１回路を動作させる前記第１の周波数として８８０〜９１５ＭＨｚのＧＳＭ方式を採用し、また、前記第２回路を動作させる前記第２の周波数として１７１０〜１７８５ＭＨｚのＤＣＳ方式を採用し、さらに、前記第３回路を動作させる第３の周波数として１．９ＧＨｚ帯のＰＣＳ（Ｐｅｒｓｏｎａｌ Ｃｏｍｍｕｎｉｃａｔｉｏｎｓ Ｓｅｒｖｉｃｅｓ） 方式を採用し、また、前記第４回路を動作させる第４の周波数として１．９ＧＨｚ帯のＣＤＭＡ方式を採用する。
【００５７】
この場合、上段チップ２には、図８に示すように、そのほぼ中心部に制御ＩＣ２ｆが配置され、さらに、一方のチップ対角線上の制御ＩＣ２ｆの片側にＧＳＭ側初段アンプ２ｃ（第１回路）が配置されるとともにその反対側にＤＣＳ側初段アンプ２ｄ（第２回路）が配置され、かつ同じく他方のチップ対角線上の制御ＩＣ２ｆの片側にＰＣＳ側初段アンプ２ｇ（第３回路）が配置されるとともにその反対側にＣＤＭＡ側初段アンプ２ｈ（第４回路）が配置されている。
【００５８】
また、下段チップ７には、図７に示すように、前記一方のチップ対角線上において図８の上段チップ２の場合とは反対の位置に第１回路であるＧＳＭ側２段めアンプ７ｃとＧＳＭ側終段アンプ７ｄ、および第２回路であるＤＣＳ側２段めアンプ７ｆとＤＣＳ側終段アンプ７ｇが配置され、さらに、前記他方のチップ対角線上において上段チップ２の場合とは反対の位置に第３回路であるＰＣＳ側２段めアンプ７ｉとＰＣＳ側終段アンプ７ｊ、および第４回路であるＣＤＭＡ側２段めアンプ７ｋとＣＤＭＡ側終段アンプ７ｌが配置されている。
【００５９】
これにより、４バンドのパワーアンプモジュール１であっても、上段チップ２と下段チップ７とで、同一周波数の増幅回路同士がそれぞれ中心付近を境にして対角線上で相互に反対側に配置されており、上下チップ間で同一周波数の増幅回路同士が重なって配置されないような回路レイアウトとなっている。
【００６０】
したがって、本実施の形態２においても、上段チップ２の第１回路に接続されるワイヤ群と下段チップ７の第１回路に接続されるワイヤ群とが、さらに上段チップ２の第２回路に接続されるワイヤ群と下段チップ７の第２回路に接続されるワイヤ群とが、さらに上段チップ２の第３回路に接続されるワイヤ群と下段チップ７の第３回路に接続されるワイヤ群とが、さらに上段チップ２の第４回路に接続されるワイヤ群と下段チップ７の第４回路に接続されるワイヤ群とが、それぞれ上下に重なって配置されることがないため、それぞれのアンプ（回路）動作時に上下チップのワイヤ間での高周波による干渉が起こりにくい。
【００６１】
これにより、パワーアンプモジュール１の各アンプ動作の安定化を図ることができ、その結果、４バンドのパワーアンプモジュール１であってもその信頼性を向上させることができる。
【００６２】
（実施の形態２）
図９は本発明の実施の形態２のパワーアンプモジュールの下段チップにおける増幅回路のレイアウトの一例を示す平面図、図１０は本発明の実施の形態２のパワーアンプモジュールの上段チップにおける増幅回路のレイアウトの一例を示す平面図である。
【００６３】
本実施の形態２のパワーアンプモジュールは、モジュール構造としては実施の形態１の図１に示すパワーアンプモジュール１と同様であるが、第１の半導体チップである上段チップ２における第１回路と第２回路の間、および第２の半導体チップである下段チップ７における第１回路と第２回路の間にそれぞれＧＮＤ用配線部２ｉ，７ｍの層が形成されているものである。
【００６４】
すなわち、図１０に示すように、上段チップ２におけるＧＳＭ側初段アンプ２ｃ（第１回路）とＤＣＳ側初段アンプ２ｄ（第２回路）との間にＧＮＤ用配線部２ｉの層が形成されているとともに、図９に示すように、下段チップ７におけるＧＳＭ側２段めアンプ７ｃ（第１回路）およびＧＳＭ側終段アンプ７ｄ（第１回路）と、ＤＣＳ側２段めアンプ７ｆ（第２回路）およびＤＣＳ側終段アンプ７ｇ（第２回路）との間にＧＮＤ用配線部７ｍの層が設けられている。
【００６５】
したがって、それぞれの半導体チップにおいて周波数の異なった回路間にＧＮＤ用配線の層が形成されている構造となる。
【００６６】
これにより、それぞれの半導体チップ内において、周波数の異なった高周波の増幅回路間の電磁シールドの効果を向上させることができ、チップ内における相互の高周波の干渉を防止することができる。その結果、各チップ内における相互の高周波増幅回路間の電磁シールドを強化して所定外の周波数帯域での発振などの不具合の発生を阻止することができる。
【００６７】
したがって、本実施の形態２のパワーアンプモジュールの信頼性の向上を図ることができる。
【００６８】
さらに、実施の形態１と同様に、上段チップ２の第１回路であるＧＳＭ側初段アンプ２ｃと、下段チップ７の第２回路であるＤＣＳ側２段めアンプ７ｆおよびＤＣＳ側終段アンプ７ｇとが対向して配置され、また、上段チップ２の第２回路であるＤＣＳ側初段アンプ２ｄと、下段チップ７の第１回路であるＧＳＭ側２段めアンプ７ｃおよびＧＳＭ側終段アンプ７ｄとが対向して配置されていることにより、上下チップ間で同一周波数の増幅回路同士が重なって配置されないような回路レイアウトであるため、上下チップのワイヤ間において高周波による干渉を起こりにくくすることができる。
【００６９】
これにより、パワーアンプモジュールの各アンプ動作の安定化を図ってさらにパワーアンプモジュールの信頼性を向上させることができる。
【００７０】
なお、本実施の形態２におけるパワーアンプモジュールのその他の構造については実施の形態１と同様であるため、その重複説明は省略する。
【００７１】
（実施の形態３）
図１１は本発明の実施の形態３のパワーアンプモジュールの上段・下段チップにおけるワイヤリング状態の一例を示す平面図である。
【００７２】
本実施の形態３のパワーアンプモジュールは、モジュール構造としては実施の形態１の図１に示すパワーアンプモジュール１と同様であるが、第１の半導体チップである上段チップ２が、第１回路であるＧＳＭ側初段アンプ２ｃに接続する複数の第１パッド２ｌ（第１電極）と、第２回路であるＤＣＳ側初段アンプ２ｄに接続する複数の第２パッド２ｍ（第２電極）を有しており、かつ第２の半導体チップである下段チップ７が、第１回路であるＧＳＭ側２段めアンプ７ｃおよびＧＳＭ側終段アンプ７ｄに接続する複数の第１パッド７ｑ（第１電極）と、第２回路であるＤＣＳ側２段めアンプ７ｆおよびＤＣＳ側終段アンプ７ｇに接続する複数の第２パッド７ｒ（第２電極）を有している。
【００７３】
さらに、上段チップ２の複数の第１パッド２ｌおよび第２パッド２ｍにそれぞれ接続する複数のワイヤ５が、下段チップ７の第１パッド７ｑの配列方向と交わる方向に延在する上段チップ２の主面２ａの対向する１組の辺２ｊをそれぞれ横切るように配置されている。
【００７４】
また、下段チップ７の複数の第１パッド７ｑおよび第２パッド７ｒにそれぞれ接続する複数のワイヤ５が、上段チップ２の第１パッド２ｌの配列方向と交わる方向に延在する下段チップ７の主面７ａの対向する１組の辺７ｎをそれぞれ横切るように配置されている。
【００７５】
その際、上段チップ２の複数の第１パッド２ｌおよび第２パッド２ｍにそれぞれ接続する複数のワイヤ５のワイヤリング方向８と、下段チップ７の複数の第１パッド７ｑおよび第２パッド７ｒにそれぞれ接続する複数のワイヤ５のワイヤリング方向９とが略直交している。
【００７６】
すなわち、本実施の形態３のパワーアンプモジュールでは、上段チップ２と下段チップ７の両チップとも電極の配置をそれぞれの主面２ａ，７ａの対向する２辺とし、その際、上段チップ２と下段チップ７とで電極が形成される辺を９０°向きが異なった辺としている。これにより、ワイヤ５が横切る半導体チップの辺も上段チップ２と下段チップ７とで９０°向きが異なった辺となり、したがって、上段チップ２のワイヤリング方向８と下段チップ７のワイヤリング方向９とが９０°異なった状態となる。
【００７７】
その結果、上段チップ２と下段チップ７それぞれに接続されるワイヤ５同士が上下に重ならず略９０°異なった方向に張られるため、上下チップのワイヤ間において高周波による干渉を起こりにくくすることができる。
【００７８】
これにより、パワーアンプモジュールの各アンプ動作の安定化を図ってさらにパワーアンプモジュールの信頼性を向上させることができる。
【００７９】
なお、本実施の形態３におけるパワーアンプモジュールのその他の構造については実施の形態１と同様であるため、その重複説明は省略する。
【００８０】
（実施の形態４）
図１２は本発明の実施の形態４の半導体装置の一例であるパワーアンプモジュールの構造を示す断面図である。
【００８１】
本実施の形態４のパワーアンプモジュール１４は、第２の半導体チップである下段チップ７をモジュール基板４の主面４ｂにフリップ接続（フリップチップ接続ともいう）したものであり、さらに第１の半導体チップである上段チップ２を下段チップ７の背面７ｂ上にフェイスアップ実装で重ねて配置した構造のものである。
【００８２】
したがって、下段チップ７はバンプ電極１３を介してモジュール基板４に電気的に接続されており、一方、上段チップ２はワイヤ接続によってモジュール基板４に電気的に接続されている。
【００８３】
なお、上段チップ２は、例えば、絶縁性の接着剤１２などで下段チップ７の背面７ｂに固定されている。また、下段チップ７のＧＮＤはバンプ電極１３とビア４ｈとを介してＧＮＤ用外部端子４ｇに接続されており、上段チップ２のＧＮＤはワイヤ接続によってモジュール基板４と接続されている。
【００８４】
さらに、パワーアンプモジュール１４では、上段チップ２のＧＳＭ側初段アンプ２ｃ（第１回路）と電気的に接続された第１ワイヤ５ａと、下段チップ７の第２回路であるＤＣＳ側２段めアンプ７ｆおよびＤＣＳ側終段アンプ７ｇと電気的に接続されたモジュール基板４の第１配線４ｉとが対向して配置されている。
【００８５】
一方、上段チップ２のＤＣＳ側初段アンプ２ｄ（第２回路）と電気的に接続された第２ワイヤ５ｂと、下段チップ７の第１回路であるＧＳＭ側２段めアンプ７ｃおよびＧＳＭ側終段アンプ７ｄと電気的に接続されたモジュール基板４の第２配線４ｊとが対向して配置されている。
【００８６】
すなわち、上段チップ２の第１回路と接続されたワイヤ群に対向するモジュール基板４の主面４ｂの領域には、下段チップ７の第１回路と接続する第２配線４ｊを配置せずに第２回路と接続する第１配線４ｉを配置し、上段チップ２の第２回路と接続されたワイヤ群に対向するモジュール基板４の主面４ｂの領域には、下段チップ７の第２回路と接続する第１配線４ｉを配置せずに第１回路と接続する第２配線４ｊを配置する。
【００８７】
これにより、ワイヤ−基板配線間において上下チップ間で同一周波数の増幅回路同士が重なって配置されないため、上下チップにおけるワイヤ−基板配線間の高周波による干渉を起こりにくくすることができる。
【００８８】
したがって、下段チップ７をフリップ接続としたパワーアンプモジュール１４の各アンプ動作の安定化を図ることができ、その結果、パワーアンプモジュール１４の信頼性を向上させることができる。
【００８９】
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記発明の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【００９０】
例えば、前記実施の形態１〜４では、半導体装置が、パワーアンプモジュールの場合を説明したが、前記半導体装置は、モジュール基板４の主面４ｂに複数の半導体チップが重ねて搭載される構造のモジュールであれば、パワーアンプモジュール以外の他のモジュール製品であってもよく、その際、重ねられる半導体チップの数も２段に限定されずに２段以上の複数段であってもよい。
【００９１】
【発明の効果】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
【００９２】
チップスタック型の半導体装置において上段チップの第１回路と下段チップの第２回路とが対向して配置され、かつ上段チップの第２回路と下段チップの第１回路とが対向して配置されることにより、それぞれの周波数の回路動作時に上下チップのワイヤ間での高周波による干渉が起こりにくく、回路動作の安定化を図ることができる。その結果、半導体装置の信頼性を向上させることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１の半導体装置の一例であるパワーアンプモジュールの構造を示す断面図である。
【図２】図１に示すパワーアンプモジュールの構造を示す裏面図である。
【図３】図１に示すパワーアンプモジュールの配線基板の主面側に搭載される各実装部品の配置の一例を示す平面配置図である。
【図４】図１に示すパワーアンプモジュールに組み込まれた高周波増幅回路の構成の一例を示す回路ブロック図である。
【図５】図１に示すパワーアンプモジュールの下段チップ（第２の半導体チップ）における増幅回路のレイアウトの一例を示す平面図である。
【図６】図１に示すパワーアンプモジュールの上段チップ（第１の半導体チップ）における増幅回路のレイアウトの一例を示す平面図である。
【図７】本発明の実施の形態１の変形例のパワーアンプモジュールの下段チップにおける増幅回路のレイアウトの一例を示す平面図である。
【図８】本発明の実施の形態１の変形例のパワーアンプモジュールの上段チップにおける増幅回路のレイアウトの一例を示す平面図である。
【図９】本発明の実施の形態２のパワーアンプモジュールの下段チップにおける増幅回路のレイアウトの一例を示す平面図である。
【図１０】本発明の実施の形態２のパワーアンプモジュールの上段チップにおける増幅回路のレイアウトの一例を示す平面図である。
【図１１】本発明の実施の形態３のパワーアンプモジュールの上段・下段チップにおけるワイヤリング状態の一例を示す平面図である。
【図１２】本発明の実施の形態４の半導体装置の一例であるパワーアンプモジュールの構造を示す断面図である。
【符号の説明】
１ パワーアンプモジュール（半導体装置）
２ 上段チップ（第１の半導体チップ）
２ａ 主面
２ｂ 背面
２ｃ ＧＳＭ側初段アンプ（第１回路）
２ｄ ＤＣＳ側初段アンプ（第２回路）
２ｅ 回路ブロック
２ｆ 制御ＩＣ
２ｇ ＰＣＳ側初段アンプ（第３回路）
２ｈ ＣＤＭＡ側初段アンプ（第４回路）
２ｉ ＧＮＤ用配線部
２ｊ 辺
２ｋ パッド
２ｌ 第１パッド（第１電極）
２ｍ 第２パッド（第２電極）
３ チップ部品
３ａ 接続端子
４ モジュール基板（配線基板）
４ａ キャビティ部
４ｂ 主面
４ｃ 裏面
４ｄ ＧＮＤ用端子
４ｅ 端子
４ｆ 外部端子
４ｇ ＧＮＤ用外部端子
４ｈ ビア
４ｉ 第１配線
４ｊ 第２配線
５ ワイヤ
５ａ 第１ワイヤ
５ｂ 第２ワイヤ
６ 封止部
７ 下段チップ（第２の半導体チップ）
７ａ 主面
７ｂ 背面
７ｃ ＧＳＭ側２段めアンプ（第１回路）
７ｄ ＧＳＭ側終段アンプ（第１回路）
７ｅ 回路ブロック
７ｆ ＤＣＳ側２段めアンプ（第２回路）
７ｇ ＤＣＳ側終段アンプ（第２回路）
７ｈ 回路ブロック
７ｉ ＰＣＳ側２段めアンプ（第３回路）
７ｊ ＰＣＳ側終段アンプ（第３回路）
７ｋ ＣＤＭＡ側２段めアンプ（第４回路）
７ｌ ＣＤＭＡ側終段アンプ（第４回路）
７ｍ ＧＮＤ用配線部
７ｎ 辺
７ｐ パッド
７ｑ 第１パッド（第１電極）
７ｒ 第２パッド（第２電極）
８，９ ワイヤリング方向
１０ スペーサ
１１ 半田接続部
１２ 接着剤
１３ バンプ電極
１４ パワーアンプモジュール（半導体装置）

Claims (13)

  1. 第１の半導体チップと第２の半導体チップを有する半導体装置であって、
    主面およびその反対側の裏面を有した配線基板と、
    前記配線基板の主面に実装され、第１の周波数で動作する第１回路および第２の周波数で動作する第２回路を有した前記第２の半導体チップと、
    前記第２の半導体チップに重ねて配置され、前記第１回路および前記第２回路を有した前記第１の半導体チップと、
    前記第１の半導体チップと前記配線基板とを電気的に接続する複数の導電性のワイヤとを有し、
    前記第１の半導体チップの前記第１回路と前記第２の半導体チップの前記第２回路とが対向して配置され、前記第１の半導体チップの前記第２回路と前記第２の半導体チップの前記第１回路とが対向して配置されていることを特徴とする半導体装置。
  2. 請求項１記載の半導体装置であって、前記第１および第２の半導体チップは、それぞれ第３の周波数で動作する第３回路および第４の周波数で動作する第４回路を有しており、
    前記第１の半導体チップの前記第３回路と前記第２の半導体チップの前記第４回路とが対向して配置され、前記第１の半導体チップの前記第４回路と前記第２の半導体チップの前記第３回路とが対向して配置されていることを特徴とする半導体装置。
  3. 請求項１記載の半導体装置であって、前記半導体装置は、入力信号を３段階で増幅する増幅回路を有しており、前記３段階のうち初段の増幅回路は前記第１の半導体チップに組み込まれ、２段めと３段めの増幅回路は前記第２の半導体チップに組み込まれていることを特徴とする半導体装置。
  4. 請求項１記載の半導体装置であって、前記第１および第２の周波数は、それぞれ８８０ＭＨｚ≦第１の周波数≦９１５ＭＨｚ、１７１０ＭＨｚ≦第２の周波数≦１７８５ＭＨｚであることを特徴とする半導体装置。
  5. 請求項１記載の半導体装置であって、前記第２の半導体チップと前記配線基板とが導電性のワイヤによって電気的に接続されていることを特徴とする半導体装置。
  6. 請求項１記載の半導体装置であって、前記第２の半導体チップは前記配線基板にフリップ接続されていることを特徴とする半導体装置。
  7. 請求項６記載の半導体装置であって、前記第１の半導体チップの前記第１回路と電気的に接続された第１ワイヤと、前記第２の半導体チップの前記第２回路と電気的に接続された前記配線基板の第１配線とが対向して配置されており、
    前記第１の半導体チップの前記第２回路と電気的に接続された第２ワイヤと、前記第２の半導体チップの前記第１回路と電気的に接続された前記配線基板の第２配線とが対向して配置されていることを特徴とする半導体装置。
  8. 第１の半導体チップと第２の半導体チップを有する半導体装置であって、
    主面およびその反対側の裏面を有した配線基板と、
    前記配線基板の主面に実装され、第１の周波数で動作する第１回路と第２の周波数で動作する第２回路を有し、前記第１回路に接続する複数の第１電極と前記第２回路に接続する複数の第２電極が設けられた前記第２の半導体チップと、
    前記第２の半導体チップに重ねて配置され、前記第１回路および前記第２回路を有し、前記第１回路に接続する複数の第１電極および前記第２回路に接続する複数の第２電極が設けられた前記第１の半導体チップと、
    前記第１の半導体チップと前記配線基板とを、および前記第２の半導体チップと前記配線基板とをそれぞれ電気的に接続する複数のワイヤとを有し、
    前記第１の半導体チップの前記複数の第１および第２電極にそれぞれ接続する前記複数のワイヤが、前記第２の半導体チップの前記第１電極の配列方向と交わる方向に延在する前記第１の半導体チップの主面の対向する１組の辺をそれぞれ横切るように配置されており、
    前記第２の半導体チップの前記複数の第１および第２電極にそれぞれ接続する前記複数のワイヤが、前記第１の半導体チップの前記第１電極の配列方向と交わる方向に延在する前記第２の半導体チップの主面の対向する１組の辺をそれぞれ横切るように配置されていることを特徴とする半導体装置。
  9. 請求項８記載の半導体装置であって、前記第１の半導体チップの前記複数の第１および第２電極にそれぞれ接続する前記複数のワイヤのワイヤリング方向と、前記第２の半導体チップの前記複数の第１および第２電極にそれぞれ接続する前記複数のワイヤのワイヤリング方向とが直交していることを特徴とする半導体装置。
  10. 第１の半導体チップと第２の半導体チップを有する半導体装置であって、
    主面およびその反対側の裏面を有した配線基板と、
    前記配線基板の主面に実装され、第１の周波数で動作する第１回路および第２の周波数で動作する第２回路を有した前記第２の半導体チップと、
    前記第２の半導体チップに重ねて配置され、前記第１回路および前記第２回路を有した前記第１の半導体チップと、
    前記第１の半導体チップと前記配線基板とを電気的に接続する複数の導電性のワイヤとを有し、
    前記第１の半導体チップの前記第１回路と第２回路の間、および前記第２の半導体チップの前記第１回路と第２回路の間にＧＮＤ用配線部が設けられていることを特徴とする半導体装置。
  11. 請求項１０記載の半導体装置であって、前記第１の半導体チップの前記第１回路と前記第２の半導体チップの前記第２回路とが対向して配置され、前記第１の半導体チップの前記第２回路と前記第２の半導体チップの前記第１回路とが対向して配置されていることを特徴とする半導体装置。
  12. 第１の半導体チップと第２の半導体チップを有する半導体装置であって、
    主面およびその反対側の裏面を有した配線基板と、
    前記配線基板の主面に実装され、第１の周波数で動作する第１回路および第２の周波数で動作する第２回路を有した前記第２の半導体チップと、
    前記第２の半導体チップに重ねて配置され、前記第１回路および前記第２回路を有した前記第１の半導体チップと、
    前記第１の半導体チップと前記配線基板とを電気的に接続する複数の導電性のワイヤとを有し、
    前記第１の半導体チップの前記第１回路に接続される前記ワイヤと前記第２の半導体チップの前記第２回路に接続される前記ワイヤとが対応して配置され、前記第１の半導体チップの前記第２回路に接続される前記ワイヤと前記第２の半導体チップの前記第１回路に接続される前記ワイヤとが対応して配置されていることを特徴とする半導体装置。
  13. 請求項１２記載の半導体装置であって、前記第１および第２の半導体チップにおいて、前記第１の半導体チップの前記第１回路と前記第２の半導体チップの前記第２回路とが対向して配置され、前記第１の半導体チップの前記第２回路と前記第２の半導体チップの前記第１回路とが対向して配置されていることを特徴とする半導体装置。
JP2003086158A 2003-03-26 2003-03-26 半導体装置 Withdrawn JP2004296719A (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2003086158A JP2004296719A (ja) 2003-03-26 2003-03-26 半導体装置
US10/808,389 US20040188834A1 (en) 2003-03-26 2004-03-25 Semiconductor device
US11/499,760 US20060267220A1 (en) 2003-03-26 2006-08-07 Semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2003086158A JP2004296719A (ja) 2003-03-26 2003-03-26 半導体装置

Publications (1)

Publication Number Publication Date
JP2004296719A true JP2004296719A (ja) 2004-10-21

Family

ID=33400898

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2003086158A Withdrawn JP2004296719A (ja) 2003-03-26 2003-03-26 半導体装置

Country Status (2)

Country Link
US (2) US20040188834A1 (ja)
JP (1) JP2004296719A (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007110108A (ja) * 2005-10-14 2007-04-26 Integrant Technologies Inc 積層型集積回路チップ及びパッケージ
JPWO2008084841A1 (ja) * 2007-01-11 2010-05-06 日本電気株式会社 半導体装置
JP2012199363A (ja) * 2011-03-22 2012-10-18 Renesas Electronics Corp 半導体装置

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7575197B2 (en) * 2004-05-17 2009-08-18 The Boeing Company Mobile transporter servicing unit for an operational ground support system
JP4408832B2 (ja) * 2005-05-20 2010-02-03 Ｎｅｃエレクトロニクス株式会社 半導体装置
JP2011055241A (ja) * 2009-09-01 2011-03-17 Panasonic Corp 高周波電力増幅器
JP2011055446A (ja) * 2009-09-04 2011-03-17 Panasonic Corp 高周波電力増幅器
US8598694B2 (en) * 2011-11-22 2013-12-03 Infineon Technologies Ag Chip-package having a cavity and a manufacturing method thereof

Family Cites Families (44)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5796772A (en) * 1991-05-13 1998-08-18 Omnipoint Corporation Multi-band, multi-mode spread-spectrum communication system
JPH0716673A (ja) * 1993-06-30 1995-01-20 Toshiomi Hayashi 薄肉プレートと薄肉チューブとの直交的結合構造物及びその製 造方法
US5457878A (en) * 1993-10-12 1995-10-17 Lsi Logic Corporation Method for mounting integrated circuit chips on a mini-board
US5539349A (en) * 1994-03-24 1996-07-23 Hitachi Microsystems, Inc. Method and apparatus for post-fabrication ascertaining and providing programmable precision timing for sense amplifiers and other circuits
WO1995031826A1 (en) * 1994-05-17 1995-11-23 Olin Corporation Electronic packages with improved electrical performance
JP3189161B2 (ja) * 1995-09-13 2001-07-16 ローム株式会社 オーディオ信号増幅半導体装置
JP3378435B2 (ja) * 1995-09-29 2003-02-17 株式会社東芝 超高周波帯無線通信装置
CN1081850C (zh) * 1995-09-29 2002-03-27 松下电器产业株式会社 功率放大器和通信单元
FI105959B (fi) * 1997-01-29 2000-10-31 Nokia Networks Oy Menetelmä interferenssin vähentämiseksi ja radiojärjestelmä
US5884149A (en) * 1997-02-13 1999-03-16 Nokia Mobile Phones Limited Mobile station having dual band RF detector and gain control
AU6878398A (en) * 1997-04-02 1998-10-22 Tessera, Inc. Chip with internal signal routing in external element
US6121666A (en) * 1997-06-27 2000-09-19 Sun Microsystems, Inc. Split gate oxide asymmetric MOS devices
US6188877B1 (en) * 1997-07-03 2001-02-13 Ericsson Inc. Dual-band, dual-mode power amplifier with reduced power loss
US6236271B1 (en) * 1997-09-30 2001-05-22 Conexant Systems, Inc. Multi-layer carrier module for power amplifier systems within a digital cellular telephone
CA2218307C (en) * 1997-10-10 2006-01-03 Gennum Corporation Three dimensional packaging configuration for multi-chip module assembly
US6057600A (en) * 1997-11-27 2000-05-02 Kyocera Corporation Structure for mounting a high-frequency package
JP3890193B2 (ja) * 1997-12-22 2007-03-07 株式会社ルネサステクノロジ 電力増幅システムおよび移動体通信端末装置
US5959829A (en) * 1998-02-18 1999-09-28 Maxwell Energy Products, Inc. Chip capacitor electromagnetic interference filter
US6081037A (en) * 1998-06-22 2000-06-27 Motorola, Inc. Semiconductor component having a semiconductor chip mounted to a chip mount
JP3512657B2 (ja) * 1998-12-22 2004-03-31 シャープ株式会社 半導体装置
JP2000223653A (ja) * 1999-02-02 2000-08-11 Rohm Co Ltd チップ・オン・チップ構造の半導体装置およびそれに用いる半導体チップ
WO2000079592A1 (en) * 1999-06-17 2000-12-28 Hitachi, Ltd. Semiconductor device and electronic device
SE517455C2 (sv) * 1999-12-15 2002-06-11 Ericsson Telefon Ab L M Effekttransistormodul, effektförstärkare samt förfarande för framställning därav
WO2001073942A2 (en) * 2000-03-28 2001-10-04 California Institute Of Technology Concurrent multi-band low noise amplifier architecture
US6452278B1 (en) * 2000-06-30 2002-09-17 Amkor Technology, Inc. Low profile package for plural semiconductor dies
JP2002050749A (ja) * 2000-07-31 2002-02-15 Canon Inc 複合部材の分離方法及び装置
US6678507B1 (en) * 2000-08-31 2004-01-13 Hitachi, Ltd. Power amplifier system and mobile communication terminal device
US6362606B1 (en) * 2000-09-12 2002-03-26 Silicon Laboratories, Inc Method and apparatus for regulating a voltage
WO2002045206A1 (en) * 2000-11-28 2002-06-06 Telefonaktiebolaget Lm Ericsson (Publ) A radio frequency amplifying circuit
JP2002171143A (ja) * 2000-11-30 2002-06-14 Mitsubishi Electric Corp 高周波用電力増幅器
US6414384B1 (en) * 2000-12-22 2002-07-02 Silicon Precision Industries Co., Ltd. Package structure stacking chips on front surface and back surface of substrate
JP4586273B2 (ja) * 2001-01-15 2010-11-24 ソニー株式会社 半導体装置構造
JP3839267B2 (ja) * 2001-03-08 2006-11-01 株式会社ルネサステクノロジ 半導体装置及びそれを用いた通信端末装置
US6671500B2 (en) * 2001-03-30 2003-12-30 Skyworks Solutions, Inc. Frequency plan
US6586825B1 (en) * 2001-04-26 2003-07-01 Lsi Logic Corporation Dual chip in package with a wire bonded die mounted to a substrate
AU2002310348A1 (en) * 2001-06-11 2002-12-23 Johns Hopkins University Low-power, differential optical receiver in silicon on insulator
US6545543B2 (en) * 2001-07-06 2003-04-08 Remec, Inc. Small aspect ratio MMIC power amplifier layout
JP2003174111A (ja) * 2001-12-06 2003-06-20 Sanyo Electric Co Ltd 半導体装置
JP3932259B2 (ja) * 2001-12-12 2007-06-20 株式会社ルネサステクノロジ 高周波電力増幅回路および無線通信用電子部品
JP3662219B2 (ja) * 2001-12-27 2005-06-22 三菱電機株式会社 積層高周波モジュール
TWI268581B (en) * 2002-01-25 2006-12-11 Advanced Semiconductor Eng Stack type flip-chip package including a substrate board, a first chip, a second chip, multiple conductive wire, an underfill, and a packaging material
US6798295B2 (en) * 2002-12-13 2004-09-28 Cree Microwave, Inc. Single package multi-chip RF power amplifier
US6803817B2 (en) * 2003-02-12 2004-10-12 M/A-Com, Inc. Dual band power amplifier with improved isolation
US6833761B2 (en) * 2003-02-28 2004-12-21 Freescale Semiconductor, Inc. Amplifier apparatus and method thereof

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007110108A (ja) * 2005-10-14 2007-04-26 Integrant Technologies Inc 積層型集積回路チップ及びパッケージ
JPWO2008084841A1 (ja) * 2007-01-11 2010-05-06 日本電気株式会社 半導体装置
JP2012199363A (ja) * 2011-03-22 2012-10-18 Renesas Electronics Corp 半導体装置

Also Published As

Publication number Publication date
US20060267220A1 (en) 2006-11-30
US20040188834A1 (en) 2004-09-30

Similar Documents

Publication Publication Date Title
US6949835B2 (en) Semiconductor device
EP3337037B1 (en) Doherty amplifiers and amplifier modules with shunt inductance circuits that affect transmission line length between carrier and peaking amplifier outputs
US7939907B2 (en) Semiconductor device including a digital semiconductor element and an analog semiconductor element in a common semiconductor device
KR100947943B1 (ko) 고주파 파워앰프 모듈
KR100839067B1 (ko) 전자 회로 모듈과 그 제조 방법
JP2004214258A (ja) 半導体モジュール
JP2004214249A (ja) 半導体モジュール
JP2008010859A (ja) 半導体装置
JP2003297961A (ja) 半導体装置
US20060267220A1 (en) Semiconductor device
JP2004128288A (ja) 半導体装置および電子装置
JP2006094557A (ja) 半導体素子及び高周波電力増幅装置並びに無線通信機
JPH05167302A (ja) 高周波電力増幅回路装置およびそれを含む高周波モジュール
US11127686B2 (en) Radio-frequency module and communication device
US20060286711A1 (en) Signal isolation in a package substrate
JP2001127237A (ja) 高周波モジュール
JP2004071597A (ja) 半導体モジュール
KR101489678B1 (ko) 전자부품 실장구조 중간체, 전자부품 실장구조체 및 전자부품 실장구조체의 제조방법
JP2007324499A (ja) 高周波用半導体装置
JP2003086755A (ja) ハイブリッドモジュール
JP2020129616A (ja) 半導体モジュールの製造方法、及び半導体モジュール
JP2005340713A (ja) マルチチップモジュール
US20230380120A1 (en) Radio frequency module and communication device
EP4174932A1 (en) Surface-mount amplifier devices
JP2006332096A (ja) 半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20060316

A761 Written withdrawal of application

Free format text: JAPANESE INTERMEDIATE CODE: A761

Effective date: 20071112