JP2003297961A - 半導体装置 - Google Patents

半導体装置

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JP2003297961A
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誠 照井
Norio Anzai
憲隆 安在
Hiroyuki Mori
博之 森
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Oki Electric Industry Co Ltd
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Abstract

(57)【要約】 【目的】 高周波特性の変動を抑制することが可能な半
導体装置を提供すること。 【解決手段】 半導体装置は、高周波回路領域１０７と
低周波回路領域５０１とを有する。高周波回路領域１０
７は、半導体基板の中央領域に配置され、低周波回路領
域５０１は、半導体基板の周辺領域に配置されている。
高周波回路領域１０７の半導体基板１０１には主に高周
波回路が配置され、低周波回路領域５０１の半導体基板
１０１には主に低周波回路が配置されている。高周波回
路領域１０７に形成される高周波回路に関連する外部電
極２０１は、再配線１０５ｂによるFun-Out構造によっ
て低周波回路領域５０１に配置される。高周波回路の真
上（上方）には外部電極２０１が配置されないため、高
周波特性の変動を抑制することができる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体装置に関する
ものであり、特に高周波特性の変動を抑制することがで
きる半導体装置に関するものである。
【０００２】
【従来の技術】携帯機器の小型化に伴い、携帯機器に搭
載される半導体装置の小型化が要求されている。この要
求にこたえるため、半導体チップの外形寸法とほぼ同じ
外形寸法を有するチップサイズパッケージ（Chip Size
Package）と称される半導体装置が出現している。チッ
プサイズパッケージの１形態としては、ウエハレベルチ
ップサイズパッケージ（Wafer Level Chip Size Packag
e）もしくはウエハレベルチップスケールパッケージ（W
afer Level Chip Scale Package）と称される半導体装
置が存在する。
【０００３】このようなウエハレベルチップサイズパッ
ケージ（以下、ＷＣＳＰと称す。）の構造を図１乃至図
３を用いて説明する。
【０００４】図１は封止樹脂によって封止される前の従
来のＷＣＳＰを示す平面図であり、図２は封止樹脂によ
って封止された後の従来のＷＣＳＰを示す平面図であ
る。図３は図１及び図２の３−３についての概略断面図
である。
【０００５】従来のＷＣＳＰは、半導体基板１０１を有
している。半導体基板１０１の表面には、トランジス
タ、抵抗、コンデンサ、インダクタ等により構成された
電子回路が形成されている。半導体基板１０１の表面上
には、電子回路と接続された複数の電極パッド１０３が
形成されている。
【０００６】電極パッド１０３の表面の一部を除く半導
体基板１０１上には、酸化シリコン等からなる絶縁層３
０１が形成されている。絶縁層３０１上にはポリイミド
等からなる保護膜３０３が形成されている。この構造に
より、電極パッド１０３の表面の一部が絶縁層３０１及
び保護膜３０３によって規定された開口部によって露出
されている。
【０００７】電極パッド１０３には絶縁層３０１の開口
部を介して例えば銅で構成された配線層１０５の一端が
接続されている。配線層１０５は電極パッド１０３から
柱状電極３０５の下部に至るまで保護膜３０３上に延在
している。配線層１０５の他端は柱状電極３０５及び外
部端子２０１の下部に配置されるパット部１１１であ
る。このパッド部１１１は、電極パッド１０３よりも半
導体基板１０１の中央領域に近い位置に配置されてい
る。
【０００８】この配線層１０５は、外部端子２０１の位
置を半導体基板１０１の周辺部から半導体基板１０１の
中央領域に実質的にシフトさせる機能を果たす。一般的
に、このようなシフトは再配置と称され、故にこのよう
なシフトを行う配線層は再配置配線もしくは再配線と称
される。以下、配線層１０５を再配線１０５と称す。
【０００９】再配線１０５のパッド部１１１上には例え
ば銅で構成された柱状電極３０５が形成されている。
【００１０】柱状電極３０５の上部表面を除く半導体基
板１０１上には、エポキシ系樹脂からなる封止樹脂２０
３が形成されている。
【００１１】柱状電極３０５の上部表面上には、例えば
半田からなる外部端子２０１が形成されている。図２に
示されているように、複数の外部端子２０１は、半導体
基板１０１上方に間隔Ａで規則的に配置されている。図
２に示されたＷＣＳＰでは、外部端子２０１が２列に配
置されている。
【００１２】電子回路を形成した後、絶縁層３０１を形
成するまでの工程は、ＷＣＳＰとＱＦＰ（Quad Flat Pa
ckage）とでは変わらない。つまり、ウエハプロセス、
回路レイアウトは、パッケージの形態に左右されない。
従って、ＷＣＳＰは、半導体装置の小型化を容易に実現
することができるパッケージであると言える。
【００１３】
【発明が解決しようとする課題】しかしながら、図１乃
至図３において斜線で示されている領域１０７に高周波
回路が配置された場合には、以下のような問題が生じる
ことを考慮する必要がある。
【００１４】高周波回路は、比較的高い周波数の信号を
処理する回路もしくは比較的高い周波数の信号を発生さ
せる回路である。高周波回路の一例としては、図４に示
されているような、インダクタ素子（コイル）４０１，
４０３及びキャパシタ素子４０５，４０７を有する電圧
制御発振回路（ＶＣＯ：Voltage Controlled Oscilato
r）がある。インダクタ素子やキャパシタ素子は、電圧
制御発振回路の発振周波数を決定する重要な素子であ
り、例えばこのインダクタ素子のインダクタンス値Ｌが
変動した場合、電圧制御発振回路の発振周波数を変動さ
せてしまう。
【００１５】高周波回路の他の例としては、無線信号の
処理を行うＲＦ回路がある。ＲＦ回路は、例えばＬＮＡ
回路（Low Noise Amplifier）やＰＡ回路（Power Ampli
fier）を含む。ＲＦ回路には、外部線路とのインピーダ
ンス整合をとるためのインダクタ素子が内蔵されてい
る。このインダクタ素子もＲＦ回路の特性を決定する重
要な素子であり、例えば不要な電磁気的な結合がこのイ
ンダクタ素子に与えられたり、寄生インダクタが生じた
場合、ＲＦ回路と外部線路との間のインピーダンスマッ
チングがとれず、ＲＦ回路の特性、例えばアンテナ部の
出力特性が変動してしまう。
【００１６】領域１０７には、再配線１０５、柱状電極
３０５及び外部端子２０１が存在する。再配線１０５、
柱状電極３０５及び外部端子２０１が、領域１０７内に
配置されると、例えば領域１０７内の半導体基板１０１
表面に配置されたインダクタ素子と再配線１０５、柱状
電極３０５及び外部端子２０１との距離が近接してしま
い、このインダクタ素子と再配線１０５との間、インダ
クタ素子と柱状電極３０５との間、及びインダクタ素子
と外部端子２０１との間で電磁気的な結合が生じ（もし
くは寄生インダクタ、寄生キャパシタが発生し）、イン
ダクタ素子の特性、例えばインダクタンス値ＬやＱ値
（Quality Factor）が変動する、もしくはインピーダン
スが変動することが想定される。その結果、電圧制御発
振回路の発振周波数が変動してしまう、もしくはＲＦ回
路の特性（例えば、アンテナ部の出力特性）が変動して
しまうことが想定される。このようなケースは、外部端
子（リード）が半導体基板上方に位置しないＱＦＰでは
起こり得ないケースであり、外部端子が半導体基板上方
に位置するＷＣＳＰのようなパッケージ特有のケースで
ある。
【００１７】従って、高周波特性の変動を抑制すること
が可能な半導体装置が望まれていた。
【００１８】
【課題を解決するための手段】本発明は、上記課題を克
服するために考え出されたものである。本願において開
示される発明のうち、代表的な半導体装置の概要は以下
の通りである。
【００１９】すなわち、高周波回路素子が形成された第
１領域と、この第１領域の周辺に位置し低周波回路素子
が形成された第２領域とを有する半導体基板と、この主
表面上を覆う封止樹脂とを有する半導体装置である。こ
の半導体装置はさらに、第２領域上方に形成され、封止
樹脂の表面から突出しており、高周波回路素子と電気的
に接続された複数の第１外部端子と、第２領域上方に形
成され、封止樹脂の表面から突出しており、低周波回路
素子と電気的に接続された複数の第２外部端子とを備え
ていることを特徴としている。
【００２０】
【発明の実施の形態】以下、本発明の実施の形態を図面
を参照して詳細に説明する。
【００２１】なお、説明を容易にするため、同様の構成
には同様の符号を付与する。また、重複した構成の説明
は省略する。
【００２２】（第１の実施の形態）図５及び図６は本発
明の第１の実施の形態の半導体装置を示す平面図であ
る。図５は、封止樹脂によって封止される前の状態を示
す平面図であり、図６は封止樹脂によって封止された後
の状態を示す平面図である。図７は図５及び図６の７−
７についての概略断面図である。
【００２３】本発明の半導体装置は、半導体基板１０１
を有している。半導体基板１０１には、主に高周波回路
が形成される領域１０７（以下、高周波回路領域１０７
と称す）と、主に低周波回路が形成される領域５０１
（以下、低周波回路領域５０１と称す）とが存在する。
高周波回路領域１０７は、半導体基板１０１の中央領域
であり、低周波回路領域５０１は、中央領域を囲む半導
体基板１０１の周辺領域である。高周波回路領域１０７
には高周波回路が配置され、低周波回路領域５０１には
低周波回路が配置されている。
【００２４】高周波回路は、比較的高い周波数の信号を
処理する回路もしくは比較的高い周波数の信号を発生さ
せる回路であり、高周波回路の一例としては、先に説明
したような電圧制御発振回路（ＶＣＯ：Voltage Contro
lled Oscilator）や、無線信号の処理を行うＲＦ回路等
がある。
【００２５】低周波回路は、比較的低い周波数の信号を
処理する回路もしくは比較的低い周波数の信号を発生さ
せる回路である。
【００２６】本明細書において高周波とは、低周波に対
して相対的に高い周波数であることを指し、低周波とは
高周波に対して相対的に低い周波数であることを指す。
本明細書における高周波とは、先に説明したインダクタ
素子を例に挙げると、電磁結合によって、もしくは寄生
素子（寄生インダクタもしくは寄生キャパシタ）が生じ
ることによってその特性が大きく変化してしまうような
範囲の周波数を意味する。一方、本明細書における低周
波とは、先に説明したインダクタ素子を例に挙げると、
電磁結合が生じたとしても、もしくは寄生素子が生じた
としてもその特性がそれほど大きくは変化しないような
範囲の周波数を意味する。具体的に高周波とは、３００
ＭＨｚ以上の帯域もしくは無線周波数を想定している
が、上述の趣旨により、この数字等には特に限定される
ものではない。一方、具体的に低周波とは、上記の高周
波の帯域よりも低い帯域もしくはオーディオ周波数を想
定しているが、上述の趣旨により、この数字等には特に
限定されるものではない。
【００２７】低周波回路領域５０１の半導体基板１０１
の表面には、低周波数の信号を処理する電子回路もしく
は低周波数で動作する電子回路が接続された複数の電極
パッド１０３ａが形成されている。この電極パッド１０
３ａは、アルミニウムを含む材料もしくは金を含む材料
で構成されており、低周波回路領域５０１の半導体基板
１０１の周辺領域に配置されている。
【００２８】電極パッド１０３ａの表面の一部及び後述
する電極パッド１０３ｂの表面の一部を除く半導体基板
１０１上には、酸化シリコン等からなる絶縁層３０１が
形成されている。
【００２９】絶縁層３０１上にはポリイミド等からなる
保護膜３０３が形成されている。この構造により、電極
パッド１０３ａの一部及び電極パッド１０３ｂの一部が
絶縁層３０１及び保護膜３０３によって規定された開口
部によって露出されている。
【００３０】電極パッド１０３ａには絶縁層３０１の開
口部を介して例えば銅で構成された配線層１０５ａの一
端が接続されている。配線層１０５ａは電極パッド１０
３ａから柱状電極３０５の下部に至るまで保護膜３０３
上に延在している。配線層１０５ａの他端は柱状電極３
０５及び外部端子２０１の下部に配置されるパット部１
１１ａである。このパッド部１１１ａは、電極パッド１
０３ａよりも半導体基板１０１の中央領域に近い位置に
配置されている。すなわち、このパッド部１１１ａは、
低周波回路領域５０１の上方に配置されている。この配
線層１０５ａは、先に説明した再配線であり、以下、再
配線１０５ａと称す。
【００３１】再配線１０５ａのパッド部１１１ａ上には
例えば銅で構成された柱状電極３０５が形成されてい
る。この柱状電極３０５はポストとも称される。高周波
回路領域１０７の半導体基板１０１の表面上には、高周
波数の信号を処理する電子回路もしくは高周波数で動作
する電子回路が接続された複数の電極パッド１０３bが
形成されている。この電極パッド１０３ｂは、アルミニ
ウムを含む材料もしくは金を含む材料で構成されてお
り、高周波回路領域１０７の周辺領域に配置されてい
る。
【００３２】電極パッド１０３bの表面の一部は、絶縁
層３０１及び保護膜３０３によって規定された開口部に
よって露出されている。
【００３３】電極パッド１０３bには絶縁層３０１の開
口部を介して配線層１０５bの一端が接続されている。
配線層１０５bは電極パッド１０３bから柱状電極３０５
の下部に至るまで保護膜３０３上に延在している。配線
層１０５bの他端は柱状電極３０５及び外部端子２０１
の下部に配置されるパット部１１１bである。このパッ
ド部１１１bは、電極パッド１０３bよりも半導体基板１
０１のエッジに近い位置に配置されている。すなわち、
このパッド部１１１bは、低周波回路領域５０１の上方
に配置されている。この配線層１０５bは、先に説明し
た再配線であり、以下、再配線１０５bと称す。
【００３４】再配線１０５bのパッド部１１１b上には柱
状電極３０５が形成されている。
【００３５】柱状電極３０５上部表面上には、例えば半
田からなる外部端子２０１が形成されている。図６に示
されているように、外部端子２０１は、半導体基板１０
１上方に間隔Ａで規則的に配置されている。図６におけ
る構造においては、外部端子２０１は２列に配置されて
いる。
【００３６】柱状電極３０５の上部表面を除く半導体基
板１０１上には、エポキシ系樹脂からなる封止樹脂２０
３が形成されている。
【００３７】本実施の形態では、低周波回路に関する外
部端子２０１は、この低周波回路領域５０１の上方に配
置されている。つまり低周波回路に関しては、電極パッ
ド１０３ａと外部端子２０１との間を結ぶ再配線１０５
ａは、いわゆるFun-In構造になっている。
【００３８】一方、高周波回路に関する外部端子２０１
は、高周波回路領域１０７の外側に配置された低周波回
路領域５０１の上方に配置されている。つまり高周波回
路に関しては、電極パッド１０３ｂと外部端子２０１と
の間を結ぶ再配線１０５ｂは、いわゆるFun-Out構造に
なっている。
【００３９】本実施の形態では、高周波回路が半導体基
板１０１の中央領域に配置され、低周波回路がこの中央
領域を囲む周辺領域に配置されている。さらに、高周波
回路に関する外部端子２０１が、この高周波回路領域１
０７の外側に配置されている。また、高周波回路に関す
る再配線１０５ｂは、高周波回路に関する外部端子２０
１が高周波回路領域１０７の外側に位置するように形成
されている。（高周波回路に関する再配線１０５ｂが、
Fun-Out構造になっている。）つまり、本実施の形態で
は、高周波回路領域１０７に形成された高周波回路真上
（上方）には、再配線１０５ｂ、柱状電極３０５及び外
部端子２０１が配置されないので、高周波回路と再配線
１０５ｂ、柱状電極３０５及び外部端子２０１との距離
は従来よりも長い。よって、高周波回路と再配線１０５
ｂ等との間に生じる電磁結合、もしくは寄生素子に起因
する高周波回路の特性変動を抑制することができる。
【００４０】本明細書において、“高周波回路真上（上
方）に外部端子２０１が配置されない”とは、平面的に
見て外部端子２０１が高周波回路と重ならないというこ
とを意味する。言い換えると、半導体装置の上部から見
て、外部端子２０１が高周波回路と重ならないというこ
とである。
【００４１】同様にして、“高周波回路真上（上方）に
再配線１０５が配置されない”とは、平面的に見て再配
線１０５が高周波回路と重ならないということを意味す
る。言い換えると、半導体装置の上部から見て、高周波
回路がインダクタ素子１１０１と重ならないということ
である。
【００４２】さらに同様にして、“高周波回路真上（上
方）に柱状電極３０５が配置されない”とは、平面的に
見て柱状電極３０５が高周波回路と重ならないというこ
とを意味する。言い換えると、半導体装置の上部から見
て、柱状電極３０５が高周波回路と重ならないというこ
とである。
【００４３】なお、本実施の形態では、低周波回路に関
する再配線１０５ａがFun-In構造として説明されている
が、再配線１０５ａはFun-Out構造であっても良い。す
なわち、本実施の形態では、高周波回路領域１０７に形
成された高周波回路真上（上方）に、再配線１０５、柱
状電極３０５及び外部端子２０１が配置されない構造で
あれば良い。 （第２の実施の形態）次に本発明の半導体装置の第２の
実施の形態について図面を参照して以下に説明する。
【００４４】図８及び図９は本発明の第２の実施の形態
の半導体装置を示す平面図である。図８は、封止樹脂に
よって封止される前の状態を示す平面図であり、図９は
封止樹脂によって封止された後の状態を示す平面図であ
る。図１０は図８及び図９の１０−１０についての概略
断面図である。
【００４５】第２の実施の形態と第1の実施の形態との
大きな差異は、高周波回路が形成される高周波回路領域
１０７が複数に分割されている点である。
【００４６】本発明の半導体装置は、半導体基板１０１
を有している。半導体基板１０１には、主に高周波回路
が形成される高周波回路領域１０７ａ、１０７ｂと、主
に低周波回路が形成される低周波回路領域５０１及び外
部端子配置領域８０１とが存在する。
【００４７】外部端子配置領域８０１は、半導体基板１
０１の中央部であって、その上方に１列の外部端子２０
１が配置される領域である。
【００４８】高周波回路領域１０７ａと高周波回路領域
１０７ｂは、外部端子配置領域８０１を挟んで半導体基
板１０１の中央領域内に存在する。
【００４９】高周波回路領域１０７には高周波回路が配
置され、低周波回路領域５０１には低周波回路が配置さ
れている。外部端子配置領域８０１には、低周波回路が
配置されている場合もあるが、本実施の形態では、外部
端子配置領域８０１は、その上方に柱状電極３０５及び
外部端子２０１を配置するための領域であるとして説明
する。
【００５０】低周波回路領域５０１の半導体基板１０１
の表面上には、低周波数の信号を処理する電子回路もし
くは低周波数で動作する電子回路が接続された複数の電
極パッド１０３ａが形成されている。この電極パッド１
０３ａは、アルミニウムを含む材料もしくは金を含む材
料で構成されており、低周波回路領域５０１の半導体基
板１０１の周辺領域に配置されている。
【００５１】電極パッド１０３ａの表面の一部及び後述
する電極パッド１０３ｂの表面の一部を除く半導体基板
１０１上には、酸化シリコン等からなる絶縁層３０１が
形成されている。
【００５２】絶縁層３０１上にはポリイミド等からなる
保護膜３０３が形成されている。この構造により、電極
パッド１０３ａの一部及び電極パッド１０３ｂの一部が
絶縁層３０１及び保護膜３０３によって規定された開口
部によって露出されている。
【００５３】電極パッド１０３ａには絶縁層３０１の開
口部を介して例えば銅で構成された再配線１０５ａの一
端が接続されている。再配線１０５ａは電極パッド１０
３ａから柱状電極３０５の下部に至るまで保護膜３０３
上に延在している。再配線１０５ａの他端は柱状電極３
０５及び外部端子２０１の下部に配置されるパット部１
１１ａである。このパッド部１１１ａは、電極パッド１
０３ａよりも半導体基板１０１の中央領域に近い位置に
配置されている。すなわち、このパッド部１１１ａは、
低周波回路領域５０１の上方に配置されている。
【００５４】再配線１０５ａのパッド部１１１ａ上には
例えば銅で構成された柱状電極３０５が形成されてい
る。
【００５５】高周波回路領域１０７ａ及び１０７ｂの半
導体基板１０１の表面上には、各々高周波数の信号を処
理する電子回路もしくは高周波数で動作する電子回路が
接続された電極パッド１０３bが形成されている。この
電極パッド１０３ｂは、アルミニウムを含む材料もしく
は金を含む材料で構成されており、各高周波回路領域１
０７ａ及び１０７ｂの周辺領域に配置されている。
【００５６】電極パッド１０３bの表面の一部は、絶縁
層３０１及び保護膜３０３によって規定された開口部に
よって露出されている。
【００５７】電極パッド１０３bには絶縁層３０１の開
口部を介して再配線１０５bの一端が接続されている。
再配線１０５bは電極パッド１０３bから柱状電極３０５
の下部に至るまで保護膜３０３上に延在している。再配
線１０５bの他端は柱状電極３０５及び外部端子２０１
の下部に配置されるパット部１１１bである。
【００５８】図８及び図１０に示されているように、パ
ッド部１１１ｂのうち外部端子配置領域８０１の上方に
位置するパッド部１１１ｂは、高周波回路領域１０７ａ
と高周波回路領域１０７ｂとの間に配置されている。そ
の他のパッド部１１１bは、第１の実施の形態と同様
に、電極パッド１０３bよりも半導体基板１０１のエッ
ジに近い位置に配置されている。しかしながら、本実施
の形態の構成は、パッド部１１１が全て低周波回路領域
５０１（外部端子配置領域８０１を含む）上に配置され
ているという点において、第１の実施の形態と共通して
いる。
【００５９】再配線１０５bのパッド部１１１b上には柱
状電極３０５が形成されている。
【００６０】柱状電極３０５上部表面上には、例えば半
田からなる外部端子２０１が形成されている。
【００６１】柱状電極３０５の上部表面を除く半導体基
板１０１上には、エポキシ系樹脂からなる封止樹脂２０
３が形成されている。
【００６２】本実施の形態では、低周波回路に関する外
部端子２０１は、低周波回路領域５０１の上方に配置さ
れている。つまり低周波回路に関しては、電極パッド１
０３ａと外部端子２０１との間を結ぶ再配線１０５ａ
は、いわゆるFun-In構造になっている。
【００６３】一方、高周波回路に関する外部端子２０１
は、高周波回路領域１０７の外側に配置された低周波回
路領域５０１上方及び外部端子配置領域８０１上方に配
置されている。つまり高周波回路に関しては、電極パッ
ド１０３ｂと外部端子２０１との間を結ぶ再配線１０５
ｂは、いわゆるFun-Out構造になっている。
【００６４】本実施の形態では、高周波回路が半導体基
板１０１の中央領域において分割されて配置され、低周
波回路がこの中央領域を囲む周辺領域に配置されてい
る。さらに、各高周波回路に関する外部端子２０１が、
各高周波回路領域１０７ａ、１０７ｂの外側に配置され
ている。また、高周波回路に関する再配線１０５ｂは、
高周波回路に関する外部端子２０１が高周波回路領域１
０７の外側に位置するように形成されている。（高周波
回路に関する再配線１０５ｂが、Fun-Out構造になって
いる。）つまり、本実施の形態では、高周波回路領域１
０７ａ、１０７ｂに形成された高周波回路真上（上方）
には、再配線１０５ｂ、柱状電極３０５及び外部端子２
０１が配置されないので、高周波回路と再配線１０５
ｂ、柱状電極３０５及び外部端子２０１との距離は従来
よりも長くなる。よって、高周波回路と再配線１０５ｂ
等との間に生じる電磁結合、寄生素子に起因する高周波
回路の特性変動を抑制することができる。
【００６５】さらに、本実施の形態では、高周波回路領
域が複数に分割されて配置され、分割された高周波回路
領域間に外部端子配置領域を設けたので、第１の実施の
形態と比較して、より多くの外部端子を設けることがで
きる。
【００６６】なお、本実施の形態においても、低周波回
路に関する再配線１０５ａがFun-In構造として説明され
ているが、再配線１０５ａはFun-Out構造であっても良
い。すなわち、本実施の形態では、高周波回路領域１０
７ａ、１０７ｂに形成された高周波回路真上（上方）
に、再配線１０５ｂ、柱状電極３０５及び外部端子２０
１が配置されない構造であれば良い。
【００６７】（第３の実施の形態）次に本発明の半導体
装置の第３の実施の形態について図面を参照して以下に
説明する。
【００６８】図１１及び図１２は本発明の第３の実施の
形態の半導体装置を示す平面図である。図１１は、封止
樹脂によって封止される前の状態を示す平面図であり、
図１２は封止樹脂によって封止された後の状態を示す平
面図である。図１３は図１１及び図１２の１３−１３に
ついての概略断面図である。
【００６９】第３の実施の形態と第２の実施の形態との
大きな差異は、高周波回路領域１０７ａと高周波回路領
域１０７ｂとの間、即ち外部端子配置領域８０１上方に
スパイラルインダクタ１１０１が形成されている点であ
る。上述したように、本明細書において、インダクタ素
子も高周波回路を構成する素子の一部であるとして説明
されている。従って、本実施の形態においては、外部端
子配置領域８０１は実質的に高周波回路が配置される高
周波領域として定義される。
【００７０】このスパイラルインダクタ１１０１は、高
周波回路領域１０７ａの電極パッド１０３ｂと高周波回
路領域１０７ｂの電極パッド１０３ｂとの間に電気的に
接続されている。また、スパイラルインダクタ１１０１
は、再配線１０５ａ、１０５ｂと同一の材料で構成さ
れ、外部端子配置領域８０１上の保護膜３０３上に、再
配線１０５ａ、１０５ｂと実質的に同時に形成される。
その他の構成に関しては、実質的に第２の実施の形態と
同様であるので、詳細な説明は省略する。
【００７１】本実施の形態によれば、インダクタ素子と
して機能するスパイラルインダクタ１１０１は、半導体
基板１０１表面に形成されず、半導体基板１０１表面を
覆う保護膜３０３上に形成される。より詳細には、従来
の構成においてインダクタ素子との間で電磁結合が生じ
る可能性のある再配線自身を利用してインダクタ素子
（スパイラルインダクタ１１０１）が構成される。従っ
て、本実施の形態によれば、第２の実施の形態の効果に
加えて、電磁結合、寄生素子を生じさせる要因の１つで
ある対象（再配線）とインダクタ素子との間の距離を考
慮する必要がないという効果がある。 （第４の実施の形態）次に本発明の半導体装置の第４の
実施の形態について図面を参照して以下に説明する。
【００７２】まず、本実施の形態の構造を採用する理由
を以下に説明する。
【００７３】インダクタ素子１１０１を半導体基板１０
１表面に配置する場合、インダクタ素子１１０１と電極
パッド１０３との間は、所定の長さを有する配線（この
配線は再配線ではない。）で接続される。インダクタ素
子が持つ所定のインダクタンスＬのみがインダクタ素子
のインダクタンスＬとして利用されることが望ましい。
従って、電極パッド１０３とインダクタ素子１１０１と
の間の距離、すなわちインダクタ素子１１０１と電極パ
ッド１０３との間を結ぶ配線の長さはできるだけ短い方
が良い。第１の実施の形態の例えば図５に示されるよう
な構造を採用することによって、高周波特性の変動を抑
制しつつ上記配線の長さを短くすることができる。しか
しながら、このような構造を採用した場合、ＱＦＰを前
提として設計された電極パッドの位置及び回路レイアウ
トを、ＷＣＳＰを前提とした回路レイアウトに大幅に設
計変更する必要がある。従って、本実施の形態では、異
なるパッケージの形態（例えばＱＦＰ及びＷＣＳＰ）に
適合した半導体装置を提供するものである。
【００７４】図１４乃至図１６は本発明の第４の実施の
形態の半導体装置を示す平面透視図である。図１４乃至
図１６において、電極パッド１０３及び再配線１０５の
図示は省略されている。また、外部端子２０１は、封止
樹脂２０３よりも上層に位置するため点線で示されてい
る。また、本実施の形態においては、パッケージの方向
を示すインデックスマーク１４０１が配置されている。
また、本実施の形態においては、インダクタ素子１１０
１は、半導体基板１０１の表面上、即ち再配線１０５よ
りも下層に形成されている。
【００７５】図１４に示された半導体装置は、半導体装
置の周辺領域に配置された複数の外部端子２０１を有し
ている。さらに、これら複数の外部端子２０１は２列状
にかつ間隔Ａで実質的に規則的に配置されている。但
し、インダクタ素子１１０１が形成されている領域の真
上（上方）には、本来配置されるべき１つの外部端子２
０１が配置されていない。この種の半導体装置において
は、全ての外部端子２０１がマザーボード上の外部回路
と電気的に接続される端子として利用されるわけではな
い。このような端子は、いわゆるノンコネクト端子（Ｎ
Ｃピンとも称される。）と呼ばれている。一般的に、１
つの半導体装置には、このようなノンコネクト端子が数
個準備されている。一般的に、ノンコネクト端子の数
は、全外部端子のうちの２０％以下である。
【００７６】本実施の形態では、例えば、ノンコネクト
端子に相当する外部端子が配置されるべき位置に、イン
ダクタ素子１１０１が配置される。このような構造は、
図１４乃至図１６において共通している。なお図示して
いないが、インダクタ素子１１０１が形成されている領
域の真上（上方）には、再配線１０５及び柱状電極３０
５も配置されていない。
【００７７】図１５に示された半導体装置は、半導体装
置の周辺領域に配置された複数の外部端子２０１を有し
ている。さらに、これら複数の外部端子２０１は２列状
にかつ間隔Ａで実質的に規則的に配置されている。但
し、インダクタ素子１１０１が形成されている領域の真
上（上方）及びその近傍には、本来配置されるべき４つ
の外部端子２０１が配置されていない。なお図示してい
ないが、インダクタ素子１１０１が形成されている領域
の真上（上方）及びその近傍には、再配線１０５及び柱
状電極３０５も配置されていない。
【００７８】図１６に示された半導体装置は、半導体装
置の周辺領域に配置された複数の外部端子２０１を有し
ている。さらに、これら複数の外部端子２０１は３列状
にかつ間隔Ａで実質的に規則的に配置されている。但
し、インダクタ素子１１０１が形成されている領域の真
上（上方）及びその近傍には、本来配置される４つの外
部端子２０１が配置されていない。なお図示していない
が、インダクタ素子１１０１が形成されている領域の真
上（上方）及びその近傍には、再配線１０５及び柱状電
極３０５も配置されていない。
【００７９】本実施の形態において、“インダクタ素子
１１０１真上（上方）に外部端子２０１が配置されな
い”とは、平面的に見て外部端子２０１がインダクタ素
子１１０１と重ならないということを意味する。言い換
えると、半導体装置の上部から見て、外部端子２０１が
インダクタ素子１１０１と重ならないということであ
る。
【００８０】同様にして、“インダクタ素子１１０１真
上（上方）に再配線１０５が配置されない”とは、平面
的に見て再配線１０５がインダクタ素子１１０１と重な
らないということを意味する。言い換えると、半導体装
置の上部から見て、再配線１０５がインダクタ素子１１
０１と重ならないということである。
【００８１】さらに同様にして、“インダクタ素子１１
０１真上（上方）に柱状電極３０５が配置されない”と
は、平面的に見て柱状電極３０５がインダクタ素子１１
０１と重ならないということを意味する。言い換える
と、半導体装置の上部から見て、柱状電極３０５がイン
ダクタ素子１１０１と重ならないということである。
【００８２】本実施の形態によれば、インダクタ素子１
１０１の真上（上方）に、再配線１０５、柱状電極３０
５及び外部端子２０１を配置しないような構成を採用し
たので、インダクタ素子１１０１と再配線１０５、柱状
電極３０５及び外部端子２０１との距離は従来よりも長
い。よって、インダクタ素子と再配線１０５等との間に
生じる電磁結合、もしくは寄生素子に起因する高周波回
路の特性変動を抑制することができる。
【００８３】さらに本実施の形態によれば、例えばＱＦ
Ｐを前提として設計された電極パッドの位置及び回路レ
イアウトを変更することなく、ＷＣＳＰを提供すること
ができる。従って、本実施の形態では、異なるパッケー
ジの形態（例えばＱＦＰ及びＷＣＳＰ）に適合した半導
体装置を容易に提供することが可能である。 （第５の実施の形態）次に本発明の半導体装置の第５の
実施の形態について図面を参照して以下に説明する。本
実施の形態は、前述した本発明の技術的思想をファイン
ピッチ・ボールグリッドアレイパッケージ（ＦＰＢＧ
Ａ）に適用したものである。
【００８４】図１７は、本実施の形態の半導体基板１０
１を示す平面図であり、図１８は、図１７の１８−１８
についての概略断面図である。図１９は、本実施の形態
のインターポーザー１９０１（配線基板とも称される）
を示す平面図であり、図２０は、本実施の形態の半導体
装置を示す概略断面図である。
【００８５】図１７及び図１８に示されているように、
第５の実施の形態の半導体基板１０１と、第１の実施の
形態の半導体基板１０１との差異は、低周波回路用の電
極パッド１０３ａ上及び高周波回路用の電極パッド１０
３ｂ上に、各々バンプ電極１７０３ａ及び１７０３ｂが
形成されている点である。これらバンプ電極１７０３ａ
及び１７０３ｂは、例えば半田もしくは金で構成されて
いる。
【００８６】バンプ電極１７０３ａは図１９に示されて
いるインターポーザー１９０１の表面に形成されたパッ
ド１９０３ａと接続され、バンプ電極１７０３ｂはイン
ターポーザー１９０１の表面に形成されたパッド１９０
３ｂと接続される。つまり、半導体基板１０１は、イン
ターポーザー１９０１の表面上にフェイスダウンで搭載
される。
【００８７】インターポーザー１９０１は、例えば、セ
ラミック、ガラスエポキシ、テープ状の材料で構成され
ており、その表面にパッド１９０３ａ、パッド１９０３
ａ、スルーホール部１９０７、配線１９０５ａ及び配線
１９０５ｂとを有する。
【００８８】パッド１９０３ａは、配線１９０５ａを介
してスルーホール部１９０７と接続されており、パッド
１９０３ａは、配線１９０５ｂを介してスルーホール部
１９０７と接続されている。
【００８９】図２０に示されているように、インターポ
ーザー１９０１の裏面には、スルーホール部１９０７と
接続された複数のランドが形成されており、これらのラ
ンド上に外部端子２０１が配置されている。
【００９０】半導体基板１０１とインターポーザー１９
０１との間の空間には、樹脂２００１が注入される。
【００９１】本実施の形態では、低周波回路に関する外
部端子２０１は、この低周波回路領域５０１上方に配置
されている。つまり低周波回路に関しては、電極パッド
１０３ａと外部端子２０１との間を結ぶインターポーザ
ー１９０１上に形成された配線１９０５ａは、いわゆる
Fun-In構造になっている。
【００９２】一方、高周波回路に関する外部端子２０１
は、高周波回路領域１０７の外側に配置された低周波回
路領域５０１上方に配置されている。つまり高周波回路
に関しては、電極パッド１０３ｂと外部端子２０１との
間を結ぶインターポーザー１９０１上に形成された配線
１９０５ｂは、いわゆるFun-Out構造になっている。
【００９３】つまり、本実施の形態では、高周波回路領
域１０７に形成された高周波回路真上（上方）には、配
線１９０５ｂ及び外部端子２０１が配置されないので、
高周波回路と配線１９０５ｂ及び外部端子２０１との距
離をより長くすることが可能である。よって、高周波回
路と配線１９０５ｂ等との間に生じる電磁結合、もしく
は寄生素子に起因する高周波回路の特性変動を抑制する
ことができる。
【００９４】
【発明の効果】本願において開示される発明のうち、代
表的な半導体装置によって得られる効果を簡単に説明す
ると以下の通りである。
【００９５】すなわち、本発明の半導体装置によれば、
高周波回路素子を第１領域（高周波回路領域）に配置
し、低周波回路素子をこの第１領域の周辺の第２領域
（低周波回路領域）に配置し、高周波回路素子に関連す
る外部端子を第２領域上に配置したものである。
【００９６】本発明の半導体装置によれば、第１領域に
形成された高周波回路真上（上方）には、外部端子が配
置されないので、高周波回路と外部端子との距離は従来
よりも長い。よって、高周波回路と外部端子との間に生
じる電磁結合、もしくは寄生素子に起因する高周波回路
の特性変動を抑制することができる。
【図面の簡単な説明】
【図１】封止樹脂によって封止される前の従来のＷＣＳ
Ｐを示す平面図である。
【図２】封止樹脂によって封止された後の従来のＷＣＳ
Ｐを示す平面図である。
【図３】図１及び図２の線３−３についての概略断面図
である。
【図４】電圧制御発振回路を示す回路図である。
【図５】封止樹脂によって封止される前の本発明の第１
の実施の形態の半導体装置を示す平面図である。
【図６】封止樹脂によって封止された後の本発明の第１
の実施の形態の半導体装置を示す平面図である。
【図７】図５及び図６の７−７についての概略断面図で
ある。
【図８】封止樹脂によって封止される前の本発明の第２
の実施の形態の半導体装置を示す平面図である。
【図９】封止樹脂によって封止された後の本発明の第２
の実施の形態の半導体装置を示す平面図である。
【図１０】図８及び図９の１０−１０についての概略断
面図である。
【図１１】封止樹脂によって封止される前の本発明の第
３の実施の形態の半導体装置を示す平面図である。
【図１２】封止樹脂によって封止された後の本発明の第
３の実施の形態の半導体装置を示す平面図である。
【図１３】図１１及び図１２の１３−１３についての概
略断面図である。
【図１４】本発明の第４の実施の形態の半導体装置を示
す平面透視図である。
【図１５】本発明の第４の実施の形態の半導体装置を示
す平面透視図である。
【図１６】本発明の第４の実施の形態の半導体装置を示
す平面透視図である。
【図１７】本発明の第５の実施の形態の半導体基板１０
１を示す平面図である。
【図１８】図１７の線１８−１８についての概略断面図
である。
【図１９】本発明の第５の実施の形態のインターポーザ
ー１９０１を示す平面図である。
【図２０】本発明の第５の実施の形態の半導体装置を示
す概略断面図である。
【符号の説明】
１０１・・・半導体基板 １０３ａ・・・低周波回路用電極パッド １０３ｂ・・・高周波回路用電極パッド １０５ａ・・・再配線 １０５ｂ・・・再配線 １０７・・・高周波回路領域 １１１ａ・・・パッド部 １１１ｂ・・・パッド部 ２０１・・・外部電極 ５０１・・・低周波回路領域
───────────────────────────────────────────────────── フロントページの続き (72)発明者 森 博之 東京都港区虎ノ門１丁目７番12号 沖電気 工業株式会社内

Claims (34)

    【特許請求の範囲】
  1. 【請求項１】 高周波回路素子が形成された第１領域
    と、前記第１領域の周辺に位置し低周波回路素子が形成
    された第２領域とを含む主表面を有する半導体基板と、 前記主表面上を覆う封止樹脂と、 前記第２領域上方に形成され、前記封止樹脂の表面から
    突出している、前記高周波回路素子と電気的に接続され
    た複数の第１外部端子と、 前記第２領域上方に形成され、前記封止樹脂の表面から
    突出している、前記低周波回路素子と電気的に接続され
    た複数の第２外部端子とを備えたことを特徴とする半導
    体装置。
  2. 【請求項２】 前記第１領域に形成され、前記高周波回
    路素子と電気的に接続された第１電極パッドと、 前記第２領域に形成され、前記低周波回路素子と電気的
    に接続された第２電極パッドと、 前記第１電極パッドの表面の一部及び前記第２電極パッ
    ドの表面の一部を露出するよう前記主表面上に形成され
    た絶縁膜と、 前記絶縁膜上に形成され、前記第１電極パッドと前記第
    １外部端子との間を電気的に接続する第１配線と、 前記絶縁膜上に形成され、前記第２電極パッドと前記第
    ２外部端子との間を電気的に接続する第２配線とを備え
    たことを特徴とする請求項１記載の半導体装置。
  3. 【請求項３】 前記第１電極パッドは、前記第１領域の
    周辺領域に形成されていることを特徴とする請求項２記
    載の半導体装置。
  4. 【請求項４】 前記第２領域は、前記半導体基板の周辺
    領域に位置していることを特徴とする請求項３記載の半
    導体装置。
  5. 【請求項５】 前記第１外部端子及び前記第２外部端子
    は、所定の間隔で実質的に規則的に配置されていること
    を特徴とする請求項１乃至４記載の半導体装置。
  6. 【請求項６】 前記高周波回路素子は、インダクタ素子
    を含むことを特徴とする請求項１乃至５記載の半導体装
    置。
  7. 【請求項７】 前記第１外部端子及び前記第２外部端子
    は、前記第２領域上方にのみ形成されていることを特徴
    とする請求項１乃至６記載の半導体装置。
  8. 【請求項８】 前記高周波回路素子に与えられる周波数
    もしくは前記高周波回路素子が処理する周波数は無線周
    波数であることを特徴とする請求項１乃至６記載の半導
    体装置。
  9. 【請求項９】 高周波回路素子が形成された第１及び第
    ２領域と、前記第１及び第２領域の周辺に位置し低周波
    回路素子が形成された第３領域とを含む主表面を有する
    半導体基板と、 前記主表面上を覆う封止樹脂と、 前記第３領域上方に形成され、前記封止樹脂の表面から
    突出している、前記高周波回路素子と電気的に接続され
    た複数の第１外部端子と、 前記第３領域上方に形成され、前記封止樹脂の表面から
    突出している、前記低周波回路素子と電気的に接続され
    た複数の第２外部端子とを備えたことを特徴とする半導
    体装置。
  10. 【請求項１０】 前記第１及び第２領域に形成され、前
    記高周波回路素子と電気的に接続された第１電極パッド
    と、 前記第３領域に形成され、前記低周波回路素子と電気的
    に接続された第２電極パッドと、 前記第１電極パッドの表面の一部及び前記第２電極パッ
    ドの表面の一部を露出するよう前記主表面上に形成され
    た絶縁膜と、 前記絶縁膜上に形成され、前記第１電極パッドと前記第
    １外部端子との間を電気的に接続する第１配線と、 前記絶縁膜上に形成され、前記第２電極パッドと前記第
    ２外部端子との間を電気的に接続する第２配線とを備え
    たことを特徴とする請求項９記載の半導体装置。
  11. 【請求項１１】 前記第１電極パッドは、前記第１及び
    第２領域の周辺領域に形成されていることを特徴とする
    請求項１０記載の半導体装置。
  12. 【請求項１２】 前記第３領域は、前記半導体基板の周
    辺領域と、前記第１領域と前記第２領域との間の領域に
    位置していることを特徴とする請求項１１記載の半導体
    装置。
  13. 【請求項１３】 前記第１外部端子が、前記第３領域の
    上方に配置されていることを特徴とする請求項１２記載
    の半導体装置。
  14. 【請求項１４】 前記第１外部端子及び前記第２外部端
    子は、所定の間隔で実質的に規則的に配置されているこ
    とを特徴とする請求項９乃至１３記載の半導体装置。
  15. 【請求項１５】 前記高周波回路素子は、インダクタ素
    子を含むことを特徴とする請求項９乃至１４記載の半導
    体装置。
  16. 【請求項１６】 前記第１外部端子及び前記第２外部端
    子は、前記第３領域上方にのみ形成されていることを特
    徴とする請求項１０乃至１５記載の半導体装置。
  17. 【請求項１７】 前記高周波回路素子に与えられる周波
    数もしくは前記高周波回路素子が処理する周波数は無線
    周波数であることを特徴とする請求項９乃至１６記載の
    半導体装置。
  18. 【請求項１８】 高周波回路素子が形成された第１及び
    第２領域と、前記第１領域と前記第２領域との間の第３
    領域と、前記第１、第２及び第３領域の周辺に位置し低
    周波回路素子が形成された第４領域とを含む主表面を有
    する半導体基板と、 前記主表面上を覆う封止樹脂と、 前記第４領域上方に形成され、前記封止樹脂の表面から
    突出している、前記高周波回路素子と電気的に接続され
    た複数の第１外部端子と、 前記第４領域上方に形成され、前記封止樹脂の表面から
    突出している、前記低周波回路素子と電気的に接続され
    た複数の第２外部端子と、 前記第１及び第２領域に形成され、前記高周波回路素子
    と電気的に接続された第１電極パッドと、 前記第４領域に形成され、前記低周波回路素子と電気的
    に接続された第２電極パッドと、 前記第１電極パッドの表面の一部及び前記第２電極パッ
    ドの表面の一部を露出するよう前記主表面上に形成され
    た絶縁膜と、 前記絶縁膜上に形成され、前記第１電極パッドと前記第
    １外部端子との間を電気的に接続する第１配線と、 前記絶縁膜上に形成され、前記第２電極パッドと前記第
    ２外部端子との間を電気的に接続する第２配線と、 前記第３領域上方の前記絶縁膜上に形成され、前記第１
    領域の前記第１電極パッドと前記第２領域の前記第１電
    極パッドとの間に接続されたインダクタ素子とを備えた
    ことを特徴とする半導体装置。
  19. 【請求項１９】 前記インダクタ素子は、前記第１配線
    と同一の層で形成されていることを特徴とする請求項１
    ８記載の半導体装置。
  20. 【請求項２０】 前記第１外部端子及び前記第２外部端
    子は、前記第４領域上方にのみ形成されていることを特
    徴とする請求項１８乃至１９記載の半導体装置。
  21. 【請求項２１】 前記高周波回路素子に与えられる周波
    数もしくは前記高周波回路素子が処理する周波数は無線
    周波数であることを特徴とする請求項１８乃至２０記載
    の半導体装置。
  22. 【請求項２２】 主表面を有する半導体基板と、 前記主表面上に形成されたインダクタ素子を含む複数の
    回路素子と、 前記主表面上に形成され、前記回路素子と電気的に接続
    された複数の電極パッドと、 前記主表面上を覆う封止樹脂と、 前記封止樹脂の表面から突出するよう前記主表面上方に
    形成された複数の外部端子であって、前記インダクタ素
    子の上方を除き所定の間隔で実質的に規則的に配列され
    た前記複数の外部端子とを備えたことを特徴とする半導
    体装置。
  23. 【請求項２３】 前記複数の外部端子は、前記電極パッ
    ドと電気的に接続された第１の外部端子と、前記電極パ
    ッドには接続されない第２の外部端子とを有することを
    特徴とする請求項２２記載の半導体装置。
  24. 【請求項２４】 前記電極パッドは前記半導体基板の周
    辺領域に形成されていることを特徴とする請求項２２記
    載の半導体装置。
  25. 【請求項２５】 主表面を有する半導体基板と、 前記主表面上に形成されたインダクタ素子を含む複数の
    回路素子と、 前記主表面上に形成され、前記回路素子と電気的に接続
    された複数の電極パッドと、 前記電極パッドの表面の一部を露出するよう前記主表面
    上に形成された絶縁膜と、 前記絶縁膜上に形成され、前記電極パッドと外部端子と
    の間を電気的に接続する配線と、 前記主表面上を覆う封止樹脂と、 前記封止樹脂の表面から突出するよう前記主表面上方に
    形成された複数の前記外部端子であって、前記インダク
    タ素子の上方及び前記配線の上方を除き所定の間隔で実
    質的に規則的に配列された前記複数の外部端子とを備え
    たことを特徴とする半導体装置。
  26. 【請求項２６】 前記複数の外部端子は、前記電極パッ
    ドと電気的に接続された第１の外部端子と、前記電極パ
    ッドには接続されない第２の外部端子とを有することを
    特徴とする請求項２５記載の半導体装置。
  27. 【請求項２７】 前記電極パッドは前記半導体基板の周
    辺領域に形成されていることを特徴とする請求項２５記
    載の半導体装置。
  28. 【請求項２８】 高周波回路素子が形成された第１領域
    と、前記第１領域の周辺に位置し低周波回路素子が形成
    された第２領域とを含む主表面を有する半導体基板と、 前記第１領域に形成され、前記高周波回路素子と電気的
    に接続された複数の第１電極パッドと、 前記第２領域に形成され、前記低周波回路素子と電気的
    に接続された複数の第２電極パッドと、 前記半導体基板の主表面に対面する第１の主表面と、前
    記第１の主表面に対向する第２の主表面とを有する配線
    基板と、 前記半導体基板の前記第２領域上方に位置する前記配線
    基板の前記第２の主表面上に形成され、前記高周波回路
    素子と電気的に接続された複数の第１外部端子と、 前記半導体基板の前記第２領域上方に位置する前記配線
    基板の前記第２の主表面上に形成され、前記低周波回路
    素子と電気的に接続された複数の第２外部端子と、 前記配線基板に形成され、前記第１電極パッドと前記第
    １外部端子との間を電気的に接続する第１配線と、 前記配線基板に形成され、前記第２電極パッドと前記第
    ２外部端子との間を電気的に接続する第２配線とを備え
    たことを特徴とする半導体装置。
  29. 【請求項２９】 前記半導体基板の前記主表面と前記配
    線基板の前記第１の主表面との間に形成された封止樹脂
    と、 前記第１電極パッドと前記第１配線との間に設けられた
    第１のバンプ電極と、 前記第２電極パッドと前記第２配線との間に設けられた
    第２のバンプ電極とを備えたことを特徴とする請求項２
    ８記載の半導体装置。
  30. 【請求項３０】 前記第１外部端子及び前記第２外部端
    子は、前記半導体基板の第２領域上方に位置する前記配
    線基板の前記第２の主表面上にのみ形成されていること
    を特徴とする請求項２８乃至３０記載の半導体装置。
  31. 【請求項３１】 前記高周波回路素子に与えられる周波
    数もしくは前記高周波回路素子が処理する周波数は無線
    周波数であることを特徴とする請求項２８乃至３０記載
    の半導体装置。
  32. 【請求項３２】 高周波回路素子が形成された第１領域
    と、前記第１領域の周辺に位置し低周波回路素子が形成
    された第２領域とを含む主表面を有する半導体基板と、 前記主表面上を覆う封止樹脂と、 前記高周波回路素子と電気的に接続され前記封止樹脂の
    表面から突出している複数の第１外部端子と前記低周波
    回路素子と電気的に接続され前記封止樹脂の表面から突
    出している複数の第２外部端子とを備え、 前記第１外部端子と前記第２外部端子は、前記第１領域
    を除く領域上方に配置されていることを特徴とする半導
    体装置。
  33. 【請求項３３】 前記第１外部端子と前記第２外部端子
    は、前記第２領域上方にのみ配置されていることを特徴
    とする請求項３２記載の半導体装置。
  34. 【請求項３４】 前記高周波回路素子に与えられる周波
    数もしくは前記高周波回路素子が処理する周波数は無線
    周波数であることを特徴とする請求項３２乃至３３記載
    の半導体装置。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7342312B2 (en) 2004-09-29 2008-03-11 Rohm Co., Ltd. Semiconductor device
JP2015073108A (ja) * 2014-11-06 2015-04-16 ルネサスエレクトロニクス株式会社 半導体装置、半導体装置の製造方法、及びリードフレーム
JP7400537B2 (ja) 2020-02-27 2023-12-19 セイコーエプソン株式会社 半導体装置

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3529050B2 (ja) * 2002-07-12 2004-05-24 沖電気工業株式会社 半導体装置の製造方法
JP3808030B2 (ja) * 2002-11-28 2006-08-09 沖電気工業株式会社 半導体装置及びその製造方法
US20040227233A1 (en) * 2003-05-16 2004-11-18 Nokia Corporation Interconnection pattern design
JP3983205B2 (ja) 2003-07-08 2007-09-26 沖電気工業株式会社 半導体装置及びその製造方法
US20050046022A1 (en) * 2003-08-26 2005-03-03 Micrel, Incorporated Semiconductor devices integrated with wafer-level packaging
US7919864B2 (en) * 2003-10-13 2011-04-05 Stmicroelectronics S.A. Forming of the last metallization level of an integrated circuit
US7830006B2 (en) * 2004-05-06 2010-11-09 United Test And Assembly Center, Ltd. Structurally-enhanced integrated circuit package and method of manufacture
US7291507B2 (en) * 2004-09-23 2007-11-06 Pixim, Inc. Using a time invariant statistical process variable of a semiconductor chip as the chip identifier
US20090014869A1 (en) * 2004-10-29 2009-01-15 Vrtis Joan K Semiconductor device package with bump overlying a polymer layer
JP4185499B2 (ja) * 2005-02-18 2008-11-26 富士通マイクロエレクトロニクス株式会社 半導体装置
DE102005042706B4 (de) * 2005-09-01 2008-08-14 Atmel Germany Gmbh Halbleiter-Chip zur Erzeugung einer steuerbaren Frequenz
JP2008112776A (ja) * 2006-10-30 2008-05-15 Oki Electric Ind Co Ltd 半導体装置
US7595553B2 (en) * 2006-11-08 2009-09-29 Sanyo Electric Co., Ltd. Packaging board and manufacturing method therefor, semiconductor module and mobile apparatus
DE102006057332B4 (de) * 2006-12-05 2018-01-25 Infineon Technologies Ag Zusammenbau aufweisend ein Substrat und einen auf dem Substrat montierten Chip
JP4658914B2 (ja) * 2006-12-06 2011-03-23 Ｏｋｉセミコンダクタ株式会社 半導体装置およびその製造方法
US7872346B1 (en) * 2007-12-03 2011-01-18 Xilinx, Inc. Power plane and land pad feature to prevent human metal electrostatic discharge damage
US8759691B2 (en) * 2010-07-09 2014-06-24 Ibiden Co., Ltd. Wiring board and method for manufacturing the same
JP5234071B2 (ja) * 2010-09-03 2013-07-10 株式会社村田製作所 Ｒｆｉｃモジュール
JP5621951B1 (ja) * 2012-12-19 2014-11-12 株式会社村田製作所 チップ部品の実装構造およびモジュール部品
JP2014170811A (ja) * 2013-03-01 2014-09-18 Sony Corp ＣＳＰ（ＣｈｉｐＳｉｚｅＰａｃｋａｇｅ）
JP2015090277A (ja) 2013-11-05 2015-05-11 セイコーエプソン株式会社 衛星信号受信機
JP6318565B2 (ja) 2013-11-13 2018-05-09 セイコーエプソン株式会社 半導体装置および電子機器
JP2015108565A (ja) 2013-12-05 2015-06-11 セイコーエプソン株式会社 衛星信号受信用集積回路
US20200098727A1 (en) * 2018-09-25 2020-03-26 Debendra Mallik Stacked wire-bond dice attached by pillars or bumps above a flip-chip die on a semiconductor package substrate

Family Cites Families (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5645070A (en) * 1979-09-21 1981-04-24 Hitachi Ltd Semiconductor integrated circuit device
EP0543282A1 (en) * 1991-11-19 1993-05-26 Matsushita Electric Industrial Co., Ltd. Semiconductor device
JPH08111506A (ja) 1994-10-12 1996-04-30 Citizen Watch Co Ltd 半導体装置
JPH08236586A (ja) * 1994-12-29 1996-09-13 Nitto Denko Corp 半導体装置及びその製造方法
JPH08335653A (ja) * 1995-04-07 1996-12-17 Nitto Denko Corp 半導体装置およびその製法並びに上記半導体装置の製造に用いる半導体装置用テープキャリア
JP2904123B2 (ja) * 1996-05-10 1999-06-14 日本電気株式会社 多層フィルムキャリアの製造方法
US5959357A (en) * 1998-02-17 1999-09-28 General Electric Company Fet array for operation at different power levels
JPH11238846A (ja) * 1998-02-20 1999-08-31 Rohm Co Ltd 半導体装置
TW386279B (en) * 1998-08-07 2000-04-01 Winbond Electronics Corp Inductor structure with air gap and method of manufacturing thereof
JP2000114413A (ja) * 1998-09-29 2000-04-21 Sony Corp 半導体装置、その製造方法および部品の実装方法
JP3275851B2 (ja) * 1998-10-13 2002-04-22 松下電器産業株式会社 高周波集積回路
JP3465617B2 (ja) 1999-02-15 2003-11-10 カシオ計算機株式会社 半導体装置
KR100298827B1 (ko) * 1999-07-09 2001-11-01 윤종용 재배선 기판을 사용한 웨이퍼 레벨 칩 스케일 패키지 제조방법
KR100298828B1 (ko) * 1999-07-12 2001-11-01 윤종용 재배선 필름과 솔더 접합을 이용한 웨이퍼 레벨 칩 스케일 패키지 제조방법
JP2001044367A (ja) 1999-07-27 2001-02-16 Tdk Corp Ｉｃチップおよび高周波部品
JP2001060642A (ja) 1999-08-19 2001-03-06 Sony Corp 半導体チップの実装方法と半導体装置の製造方法および半導体装置
JP3287346B2 (ja) 1999-11-29 2002-06-04 カシオ計算機株式会社 半導体装置
JP4373552B2 (ja) 1999-12-02 2009-11-25 田島ルーフィング株式会社 アスファルト・ル−フィング材
JP3629178B2 (ja) * 2000-02-21 2005-03-16 Ｎｅｃエレクトロニクス株式会社 フリップチップ型半導体装置及びその製造方法
JP3677429B2 (ja) * 2000-03-09 2005-08-03 Ｎｅｃエレクトロニクス株式会社 フリップチップ型半導体装置の製造方法
TW569424B (en) * 2000-03-17 2004-01-01 Matsushita Electric Ind Co Ltd Module with embedded electric elements and the manufacturing method thereof
JP2001284400A (ja) 2000-03-29 2001-10-12 Matsushita Electric Ind Co Ltd フリップチップ実装部品
US6838773B2 (en) * 2000-06-21 2005-01-04 Hitachi Maxell, Ltd. Semiconductor chip and semiconductor device using the semiconductor chip
JP3377786B2 (ja) 2000-06-21 2003-02-17 日立マクセル株式会社 半導体チップ
JP2002026419A (ja) * 2000-07-07 2002-01-25 Sanken Electric Co Ltd 磁電変換装置
JP2002026177A (ja) 2000-07-07 2002-01-25 Matsushita Electric Ind Co Ltd 半導体装置
JP3540729B2 (ja) 2000-08-11 2004-07-07 沖電気工業株式会社 半導体装置および半導体装置の製造方法
US6847066B2 (en) 2000-08-11 2005-01-25 Oki Electric Industry Co., Ltd. Semiconductor device
JP4256575B2 (ja) * 2000-08-15 2009-04-22 パナソニック株式会社 バイアホールを備えた高周波受動回路および高周波増幅器
JP3526548B2 (ja) 2000-11-29 2004-05-17 松下電器産業株式会社 半導体装置及びその製造方法
US6521485B2 (en) * 2001-01-17 2003-02-18 Walsin Advanced Electronics Ltd Method for manufacturing wafer level chip size package
JP3579000B2 (ja) * 2001-04-05 2004-10-20 シャープ株式会社 半導体装置
TW536795B (en) * 2001-05-30 2003-06-11 Apack Comm Inc Flip chip package of monolithic microwave integrated circuit
JP3896838B2 (ja) 2001-12-12 2007-03-22 カシオ計算機株式会社 半導体装置
JP2005294333A (ja) * 2004-03-31 2005-10-20 Semiconductor Process Laboratory Co Ltd 成膜方法及び半導体装置

Cited By (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10134653B2 (en) 2004-09-29 2018-11-20 Rohm Co., Ltd. Semiconductor device having electrode pads arranged between groups of external electrodes
US9691678B2 (en) 2004-09-29 2017-06-27 Rohm Co., Ltd. Semiconductor device having electrode pads arranged between groups of external electrodes
US8134238B2 (en) 2004-09-29 2012-03-13 Rohm Co., Ltd. Semiconductor device having a wafer level chip size package structure
US8405208B2 (en) 2004-09-29 2013-03-26 Rohm Co., Ltd. Semiconductor device having semiconductor substrate electrode pads, and external electrodes
US8653656B2 (en) 2004-09-29 2014-02-18 Rohm Co., Ltd. Semiconductor device having multiple external electrodes
US9006885B2 (en) 2004-09-29 2015-04-14 Rohm Co., Ltd. Semiconductor device having electrode pads arranged between groups of external electrodes
US7851929B2 (en) 2004-09-29 2010-12-14 Rohm Co., Ltd. Semiconductor device
US11901251B2 (en) 2004-09-29 2024-02-13 Rohm Co., Ltd Semiconductor device having electrode pads arranged between groups of external electrodes
US10665518B2 (en) 2004-09-29 2020-05-26 Rohm Co., Ltd. Semiconductor device having electrode pads arranged between groups of external electrodes
US7342312B2 (en) 2004-09-29 2008-03-11 Rohm Co., Ltd. Semiconductor device
US9391033B2 (en) 2004-09-29 2016-07-12 Rohm Co., Ltd. Semiconductor device
US11410900B2 (en) 2004-09-29 2022-08-09 Rohm Co., Ltd. Semiconductor device having electrode pads arranged between groups of external electrodes
JP2015073108A (ja) * 2014-11-06 2015-04-16 ルネサスエレクトロニクス株式会社 半導体装置、半導体装置の製造方法、及びリードフレーム
JP7400537B2 (ja) 2020-02-27 2023-12-19 セイコーエプソン株式会社 半導体装置

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