JP3808030B2 - 半導体装置及びその製造方法 - Google Patents

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Description

【0001】
【発明の属する技術分野】
この発明は、WCSP(Wafer Level Chip Size Package)構造を有する半導体装置、及びその製造方法に関する。
【0002】
【従来の技術】
半導体ウェハから切り出された半導体チップと同等のサイズのパッケージは、一般に、CSP(Chip Size Package)と呼ばれている。また、半導体ウェハに形成されている半導体チップに対して、当該半導体チップと同等のサイズでパッケージングを行った後、得られるCSPはWCSPと呼ばれている。
【0003】
下記に示す特許文献1には、WCSP構造を有する従来の半導体装置の構成が開示されている。この半導体装置を、プリント配線基板等の実装基板に実装する際、この実装基板と対向する当該半導体装置の主表面を実装面と称する。特許文献1に開示されている半導体装置の構成によれば、半田ボールが設けられている当該半導体装置の主表面が実装面となる。この実装面に形成されている半田ボールを、以下、外部端子と称する。
【0004】
【特許文献1】
特許第3313547号公報(第4−5頁、第6図及び第7図)
【0005】
【発明が解決しようとする課題】
半導体装置の実装面に設けられている外部端子の個数、すなわちピン数は、実装面サイズ及び外部端子のピッチ(隣接するふたつの端子間の距離)によって決定される。実装面サイズが増加するか、もしくは外部端子のピッチが小さくなるほど、実装面のピン数は多くなる。このように、実装面のピン数を多くすることを多ピン化と称する。
【0006】
一般に、外部端子のピッチは、半導体装置を使用するユーザ側で指定されるのが一般的である。従って、半導体装置において、実装面サイズをある一定のサイズとしたまま、外部端子のピッチを小さくして多ピン化させ、このように多ピン化された半導体装置をユーザへ提供しても、ユーザ側では提供された半導体装置を使用できないような事態が生じる恐れがある。また、実装面サイズをある一定のサイズとしたまま、外部端子のピッチを小さくしても、多ピン化の際に実現できるピン数は制限されてしまう。
【0007】
一方、外部端子のピッチをある一定値に固定したまま、多ピン化を実現するためには、実装面サイズを増加させることが考えられる。ここで、WCSP構造を有する半導体装置では、半導体チップの表面のサイズと、実装面のサイズとは等しくなる。従って、WCSP構造を有する半導体装置において、実装面サイズを増加させる場合、半導体チップの表面サイズを増加させることとなる。
【0008】
半導体チップは、通常、回路素子を具えている。周知の通り、この回路素子は、設計に応じた任意好適な電気的動作を行わせるために、例えば集積回路として設けられている。半導体チップの表面サイズを増加させるには、この半導体チップに形成されている回路素子の設計を変更することが考えられる。しかし、回路素子の設計を変更すると、半導体チップの製造コストは高くなってしまう。
【0009】
また、回路素子の設計を変更させずに、半導体チップの表面サイズを増加させる場合、この半導体チップは、目的とする実装面サイズを有するWCSP構造のパッケージングにのみ用いられることとなり、当該半導体チップに対して、前述したWCSP構造以外のパッケージング構造を適用することが出来なくなってしまう。また、この場合も、半導体チップの製造コストが高くなるという事態を回避することはできない。
【0010】
よって、外部端子のピッチをある一定値に固定したまま、実装面サイズを増加させて、多ピン化の実現を図るためには、WCSP以外のパッケージ構造を、半導体チップに対して適用することとなる。すなわち、WCSP構造を有する従来の半導体装置によれば、上述したような問題が生じる結果、多ピン化を実現するのが困難であった。
【0011】
この発明は、以上説明したような問題点に鑑み成されたものであり、従って、この発明の目的は、実装面サイズを増加させることによって多ピン化を容易に実現することのできる、WCSP構造を有する半導体装置、及びその製造方法を提供することにある。
【0012】
【課題を解決するための手段】
上述した目的を達成するため、この発明の半導体装置は、複数の回路素子接続用パッドが設けられている第1領域、及び該第1領域の周辺を取り囲む第2領域を有する半導体基板を具えている。また、この発明の半導体装置において、複数の第1外部端子が第1領域上に配置され、及び複数の第2外部端子が第2領域上に配置されている。そして、この発明の半導体装置は、第1領域上に形成され、複数の第1外部端子と複数の回路素子接続用パッドのうちの第1個数の回路素子接続用パッドとを電気的に個別に接続する、複数の第1配線構造と、第1領域上から第2領域上に渡って形成され、複数の第2外部端子と複数の回路素子接続用パッドのうちの第2個数の回路素子接続用パッドとを電気的に個別に接続する、複数の第2配線構造とを具えるとともに、第2領域上に配置され、複数の第2配線構造のいずれかと電気的に接続されている受動素子とを具えている。
【0013】
この発明の半導体基板における第1領域は回路素子形成領域である。そして、この発明の半導体装置によれば、第1領域と同等のサイズの実装面に複数の第1外部端子が配置され、かつ第2領域と同等のサイズの実装面に複数の第2外部端子が配置されている。よって、第1領域及び第2領域のサイズ、すなわち半導体基板の表面サイズが、この発明の半導体装置の実装面サイズと等しくなる。
【0014】
ここで、既に説明した、WCSP構造を有する従来の半導体装置では、半導体装置の実装面は、半導体チップにおける回路素子形成領域と同等のサイズとなる。よって、この発明の第1領域の半導体基板の表面サイズは、従来の半導体装置の実装面サイズに該当するといえる。
【0015】
この発明の半導体装置において多ピン化を行うにあたり、第1領域と同等のサイズの実装面に第1外部端子を複数個配置するだけでは目的とするピン数を達成するのが困難である場合でも、第2領域に対して第2外部端子を複数個配置することができる。すなわち、この発明の半導体装置において、第2領域は、実装面サイズが目的とするピン数が達成できるようなサイズとなるように、第1領域に対して設けられている。
【0016】
そして、第1領域上において、複数の第1外部端子は、第1個数の回路素子接続用パッドと、電気的に個別に複数の第1配線構造によって接続され、かつ複数の第2外部端子は、第2個数の回路素子接続用パッドと、第1領域上から第2領域上に渡って形成される複数の第2配線構造によって、電気的に個別に接続されている。この発明において、第1配線構造の配線方式をファンイン方式と称し、このファンイン方式に対して、第2配線構造の、第1領域から第2領域に渡る配線方式をファンアウト方式と称する。
【0017】
従って、この発明の半導体装置によれば、回路素子そのものの設計を変えることなく、この回路素子形成領域である第1領域に対して第2領域を設けることによって、実装面サイズを所望のサイズとすることができる。そして、このようなサイズの実装面に対して、複数の第1及び第2外部端子を、上述したように設けることによって、目的とするピン数を実装面において達成することができ、その結果、多ピン化を実現することができる。
【0018】
また、以上説明したような構成を有するこの発明の半導体装置によれば、実装面サイズを所望のサイズとすることができるため、第1及び第2外部端子、それぞれのピッチを、当該半導体装置を使用するユーザの要望にあわせたピッチとして、多ピン化を実現することもできる。
【0019】
さらに、この発明における半導体基板の構成によれば、半導体ウェハに形成された状態であって、かつパッケージングを行う前の状態において、スクライブラインを、半導体基板の、第1領域の外周と第2領域の外周とに対してそれぞれ設けておけば、第1領域の外周に設けられたスクライブラインに沿ってダイシングを行い、第1領域のみ、すなわち回路素子形成領域のみを、半導体ウェハから切り出すこともできる。この場合、切り出された半導体基板の第1領域を含む半導体チップに対して、上述したようなWCSP構造のパッケージ以外のパッケージを行うことも可能となる。
【0020】
さらに、この発明の半導体装置に対して、実装基板に実装される受動素子を、上述したように、当該半導体装置の第2領域上に設けることによって、実装基板に実装される搭載部品の数を低減することができる。また、上述したように、この発明の半導体装置の構成によれば、第2領域上に受動素子は形成されているため、第1領域の回路素子とこの受動素子との電磁干渉を防ぐことができる。
【0021】
【発明の実施の形態】
以下、図を参照して、この出願に係わる発明による実施の形態について説明する。尚、以下の説明に用いる各図は、この発明を理解できる程度に概略的に示してあるに過ぎず、従って、この発明が図示例のみに限定されるものでないことは理解されたい。また、説明に用いる各図において、同様な構成成分については、同一の符号を付して示し、重複する説明を省略することもある。また、説明に用いる各図において、一部の構成要素について、断面を示すハッチングを省略することもある。
【0022】
[第1の実施の形態]
この発明の半導体装置の第1の実施の形態について説明する。
【0023】
1.この実施の形態の半導体装置の構成
この実施の形態の半導体装置は、半導体ウェハ上に形成された新チップ用構造体に対して、WCSP構造のパッケージングが施される結果得られる。まず、図2(A)及び(B)について説明する。図2(A)は、前述したようなパッケージングが行われていない状態における半導体ウェハ2の構成を上方から見た概略的な平面図であって、図2(B)は、新チップとなるべき構造体が、半導体ウェハ2中に占める領域関係を説明するための概略図である。尚、以下の説明において、この構造体についても新チップと称しても誤解を生じないので、この構造体を新チップとも称する。
【0024】
図2(A)に示すように、半導体ウェハ2上には、複数のスクライブラインが格子状に形成されている。これらスクライブラインによって区画される領域のそれぞれに、新チップ116が形成されている。
【0025】
次に、この図2(A)において、符号を付与して示した新チップ116の周辺の拡大図を、図2(B)に示す。図2(B)において、複数のスクライブラインは、それぞれ符号L1を付与して示してある。これらスクライブラインL1を第1スクライブラインとすると、上述したように、複数の第1スクライブラインL1によって区画される領域のそれぞれが、上述した新チップ116の領域となる。
【0026】
また、この実施の形態によれば、図2(B)において符号L2を付与した破線で示される第2スクライブラインが、第1スクライブラインのそれぞれに対して設けられている。図2(B)に示すように、1本の第1スクライブラインL1に対し、2本の第2スクライブラインL2が、当該第1スクライブラインL1の両側に所定の間隔を空けて、当該第1スクライブラインL1と平行に設けられている。この所定の間隔について詳細な説明は後述する。
【0027】
ここで、図2(B)に、斜線を施して示す新チップ116に注目すれば、この新チップ116の領域は、4本の第2スクライブラインL2によって、第1領域102と、この第1領域102以外の領域である第2領域104とに分けられる。図2(B)に示す構成例によれば、第1領域102は、新チップ116において、4本の第2スクライブラインL2によって四角形状に区画された中央の領域であって、第2領域104は、第2スクライブラインL2と第1スクライブラインL1とで挟まれた領域であって、前述した第1領域102を中心にして、この領域をとりまく当該新チップ116の領域である。
【0028】
次に、図2(A)及び(B)を参照して説明した構成を有する新チップ116に対して、WCSP構造のパッケージングを施した後、半導体ウェハ2から切り出して得られる、この実施の形態の半導体装置100の構成について、図1を参照して説明する。図1には、半導体装置100の上方から見た、当該半導体装置100の各部構成要素の配置関係を示してある。
【0029】
既に説明したように、半導体装置100は、上述したように予め第1領域102と、第2領域104とが、一体的に形成されている新チップ116を有している。この実施の形態によれば、第1領域102は回路素子が形成されている領域であり、この第1領域102上には複数の電極パッド(以下、回路素子接続用パッドとも称する)18が設けられている。図1に示す構成によれば、複数の回路素子接続用パッド18は、各回路素子接続用パッド18のピッチ(すなわち配列間隔)が同一となるように、第1領域102の内周に沿って設けられている。
【0030】
また、新チップ116の第1領域102上には複数の第1外部端子132aが配置され、新チップ116の第2領域104上には複数の第2外部端子132bが配置されている。複数の第1外部端子132aは、各第1外部端子132aのピッチが同一となるように、第1領域102上に設けられている。また、複数の第2外部端子132bは、各第2外部端子132bのピッチが同一となるように、第2領域104上に設けられている。
【0031】
そして、複数の第1外部端子132aは、複数の回路素子接続用パッド18のうちの第1個数の回路素子接続用パッド18と、ファンイン方式の複数の第1配線構造130aによって、電気的に個別に接続される。また、複数の第2外部端子132bは、複数の回路素子接続用パッド18のうちの第2個数の回路素子接続用パッド18と、ファンアウト方式の複数の第2配線構造130bによって、電気的に個別に接続される。
【0032】
尚、この実施の形態によれば、第1個数に第2個数を加えて得られる数は、第1領域102上に設けられた回路素子接続用パッド18の総数と同等か、それよりも少なくなるのが好ましい。また、前述した第1個数及び第2個数のそれぞれの数は、設計に応じて当業者が決め得る設計事項である。
【0033】
さらに、この実施の形態によれば、新チップ116の第2領域104上に受動素子が配置されている。図1には、受動素子として、インダクタ106及びキャパシタ108を用い、これらインダクタ106及びキャパシタ108のそれぞれを第2領域104上に配置した構成を示してある。そして、インダクタ106及びキャパシタ108はそれぞれ、複数の第2配線構造130bのいずれかに電気的に接続される。
【0034】
この実施の形態におけるキャパシタ108は、好ましくは、上部電極と、下部電極と、これら上部電極と下部電極との間に設けられた誘電体膜とによって構成されている。このような構成を有するキャパシタ108と第2配線構造130bとの電気的な接続は、このキャパシタ108の下部電極及び上部電極を、それぞれ第2配線構造130bへ電気的に接続することによって行われるのが好ましい。
【0035】
この第2配線構造130bへの電気的な接続は、好ましくは、以下のような手順によって行われる。すなわち、図1に示すように、キャパシタ108の下部電極は第2外部端子132bに電気的に接続されるとともに、下部電極が電気的に接続される第2外部端子132bとは別の第2外部端子132bに、上部電極は電気的に接続される。そして、下部電極が前述したように接続された第2外部端子132b、及び上部電極が前述したように接続された第2外部端子132bは、第2配線構造130bによって、それぞれ、回路素子接続用パッド18に接続されている。
【0036】
図1において、下部電極に接続された第2外部端子132bに対して接続される第2配線構造130bを、下部電極用第2配線構造130baとし、上部電極と接続された第2外部端子132bに対して接続される第2配線構造130bを、上部電極用第2配線構造130bbとして示してある。
【0037】
尚、キャパシタ108において、誘電体膜は、高誘電体、低誘電体、及び強誘電体等の誘電体材料より選択される一種の材料によって構成されるのが好ましい。この実施の形態では、誘電体膜として、高誘電体膜を用いた構成について以下に説明する。
【0038】
一方、図1に示すように、この実施の形態におけるインダクタ106は、好ましくは、第2配線構造130bの、回路素子接続用パッド18から第2外部端子132bへの配線経路の途中に設けられている。図1において、インダクタ106が設けられた第2配線構造130bを、インダクタ用第2配線構造130bcとして示してある。
【0039】
次に、図1を参照して説明した半導体装置100における、第1配線構造130a及び第2配線構造130bの構成に注目し、図3及び図4を参照して、さらに詳細に説明する。
【0040】
図3には、第1配線構造130a及び第2配線構造130bの構成に注目し、半導体装置100を上方からみた図を簡略化して示してある。また、図4には、図3に示す半導体装置100について、B−B’線に沿って切断された部分の構成を示してある。尚、図3及び図4に示す第1及び第2配線構造130a及び130b等の構成は単なる一例であって、これらの構成は同図中に示す構成に限定されない。
【0041】
図3は、既に説明した図1と同様、半導体装置100の上方からみた、当該半導体装置100の各構成要素の配置関係を示す図である。図3において、第1領域102には、この第1領域102上に配置されている2個の第1外部端子132aと、2個の回路素子接続用パッド18a及び18bとを示してあり、第2領域104には4個の第2外部端子132bが示してある。また、図3において、前述した、2個の第1外部端子132a、2個の回路素子接続用パッド18a及び18b、及び4個の第2外部端子132bは、B−B’線に沿って配置されている。具体的には、図3において、B−B’線を図中のBからB’に向かう方向に沿ってたどったとき、2個の第2外部端子132bと、これら第2外部端子132bの一方と第2配線構造130bによって接続されている回路素子接続用パッド18aと、2個の第1外部端子132aと、これら2個の第1外部端子132aの一方と第1配線構造130aによって接続されている回路素子接続用パッド18bと、2個の第2外部端子132bとが順に配置されている。さらに、図3において、前述した第2配線構造130bは、B−B’線を図中のBからB’に向かう方向の、2個目に配置されている第2外部端子132bに接続されており、第1配線構造130aは、前述したBからB’に向かう方向の、2個目に配置されている第1外部端子132aに接続されている。
【0042】
尚、図3に示す外部端子のうち、第1及び第2配線構造130a及び130bの接続が示されていない、1つの第1外部端子132a及び3つの第2外部端子132bは、実際には、図3に図示されていない任意の回路素子接続用パッド18と、第1及び第2配線構造130a及び130bによって、それぞれ接続されているとする。
【0043】
次に、図3に示す半導体装置100について、図4を参照して説明する。図4に示す構成によれば、新チップ116は、半導体基板112を有している。この半導体基板112には回路素子14が形成されている。そして、新チップ116において、第1領域102は、半導体基板112の回路素子14が形成されている領域であり、この半導体基板112の第1領域102以外の領域が第2領域104となる。
【0044】
尚、既に説明したように、回路素子14は、LSIなどの集積回路を有する能動素子によって構成されるのが好ましい。また、図4に示す半導体チップ116の構成によれば、半導体基板112において、第1領域102に形成された回路素子14の表面14aが、第1領域102における半導体基板112の表面となっている。
【0045】
新チップ116は、図1を参照して説明したように、第1領域102上に複数の回路素子接続用パッド18を有するとともに、半導体基板112上にパッシベーション膜120を有している。図4において、パッシベーション膜120は、2つの回路素子接続用パッド18a及び18bのそれぞれの頂面を除いて、これら回路素子接続用パッド18a及び18bを埋め込むようにして、半導体基板112上に設けられている。
【0046】
既に図2(B)を参照して説明したように、新チップ116には第1領域102の外周に沿って、第2スクライブラインL2が設けられている。従って、図4に示す構成例において、第1領域102の外周上に位置するパッシベーション膜120には、第2スクライブラインL2に沿った溝140が設けられている。
【0047】
ここで、第1配線構造130a、及び第2配線構造130bのそれぞれについて説明する。この実施の形態によれば、第1配線構造130aは、第1外部端子132aと電気的に接続される電極ポストとして第1ポスト部128aと、この第1ポスト部128aと回路素子接続用パッド18bとを電気的に接続する第1再配線層124aとから構成されている。尚、この第1再配線層124aの一部を第1ポスト用パッド126aとしてあり、第1ポスト部128aをこの第1ポスト用パッド126aと電気的に接続してあるのが好ましい。
【0048】
また、第2配線構造130bは、第2外部端子132bと電気的に接続される電極ポストとして第2ポスト部128bと、この第2ポスト部128bと回路素子接続用パッド18aとを電気的に接続する第2再配線層124bとから構成されている。尚、この第2再配線層124bの一部を第2ポスト用パッド126bとしてあり、第2ポスト部128bをこの第2ポスト用パッド126bと電気的に接続してあるのが好ましい。
【0049】
図4に示す構成によれば、第1再配線層124aは、新チップ116上に設けられていて、特に、第1領域102内において、回路素子接続用パッド18bと第1ポスト部128aとの間を接続する、ファンイン方式の配線として形成されている。また、図4において、第2再配線層124bは、新チップ116上に設けられていて、特に、第1領域102から第2領域104に渡って、回路素子接続用パッド18aと第2ポスト部128bとの間を接続する、ファンアウト方式の配線として形成されている。
【0050】
そして、パッシベーション膜120上には、半導体装置100を動作させる際、第1再配線層124a及び第2再配線層124b同士がショートするのを防ぐための絶縁膜122が形成されている。
【0051】
また、図4に示す絶縁膜122は、第1絶縁膜122aと、この第1絶縁膜122a上に積層される第2絶縁膜122bとから構成される。このように、絶縁膜122を2層構造とするのは、図1を参照して説明したように、第2領域104上に受動素子が設けられるためである。この受動素子の構成について、更なる詳細は後述する。
【0052】
そして、第1ポスト用パッド126aと第2ポスト用パッド126bは、絶縁膜122上に設けられている。図4に示すように、第1再配線層124aの一端側を、絶縁膜122を貫いて、回路素子接続用パッド18bの頂面と電気的に接続させてあり、一方、この一端側から当該第1再配線層124aを絶縁膜122上に延在させて形成し、かつ当該第1再配線層124aの他端側を第1ポスト用パッド126aとしてある。また、第2再配線層124bは、第1再配線層124aと同様に、その一端側を他の回路素子接続用パッド18aと電気的に接続させるとともに、その他端側を第2ポスト用パッド126bとしてある。
【0053】
ここで、第1ポスト用パッド126aは、好ましくは、この第1ポスト用パッド126aと、第1ポスト部128aを介して電気的に接続される第1外部端子132aの配置位置に対応して絶縁膜122上に配置されている。また、第2ポスト用パッド126bも、第1ポスト用パッド126aと同様に、第2外部端子132bの配置位置に対応して絶縁膜122上に配置されているのが好ましい。
【0054】
図4に示す構成例では、各パッドと外部端子との接続は次のようにして行われている。図4に示す2つの第1ポスト用パッド126a上のそれぞれには、これらパッド126aと電気的に接続されて第1ポスト部128aがそれぞれ形成されている。また、図4に示す4つの第2ポスト用パッド126b上のそれぞれには、同様に、第2ポスト部128bが設けられている。
【0055】
また、絶縁膜122上には、封止部134が、第1領域102上に形成された2つの第1ポスト部128a、及び第2領域104上に形成された4つの第2ポスト部128bを埋め込むように設けられている。また、封止部134は、2つの第1ポスト部128a及び4つの第2ポスト部128bの、それぞれの頂面が、この封止部134から露出するように形成されている。
【0056】
そして、2つの第1ポスト部128aのそれぞれの、封止部134から露出した頂面に第1外部端子132aが設けられ、4つの第2ポスト部128bのそれぞれの、封止部134から露出した上部に第2外部端子132bが設けられている。
【0057】
従って、図4に示す構成例では、第1領域102上の絶縁膜122上には、図3に示す2個の第1外部端子132aのそれぞれの直下の位置に、第1ポスト用パッド126aが設けられており、また、第2領域104上の絶縁膜122上には、図3に示す4個の第2外部端子132bのそれぞれの直下の位置に、第2ポスト用パッド126bが設けられている。
【0058】
次に、この発明の半導体装置100における、インダクタ106及びキャパシタ108の構成に注目し、図5及び図6を参照して、さらに詳細に説明する。
【0059】
図5(A)には、半導体装置100を上方からみた図を、インダクタ106及びキャパシタ108の配置のようすが分かる程度に簡略化して示してあり、図5(B)には、キャパシタ108と第2配線構造130bとの接続の一例を示してある。また、図6には、図5(A)に示す半導体装置100について、C−C’線に沿って切断された部分の構成を示してある。尚、図5(A)及び(B)と図6に示すキャパシタ108等の各構成要素の構成は単なる一例であって、これらの構成はこれらの図中に示す構成に限定されない。
【0060】
まず、図5(A)について説明する。図5(A)は、既に説明した図1と同様、半導体装置100の上方からみた、各構成要素の配置関係を示す図であって、図5(A)には、第1領域102上に配置された2個の第1外部端子132aと、第2領域104上に配置された1つのキャパシタ108及び1つのインダクタ106とを示してある。
【0061】
ここで、図1を参照して既に説明したように、キャパシタ108が2個の第2外部端子132bと電気的に接続されているとともに、これら2個の第2外部端子132bが、下部電極用第2配線構造130ba及び上部電極用第2配線構造130bbによって、それぞれ個別に、かつ2個の回路素子接続用パッド18に電気的に接続されている。また、インダクタ106は、図1を参照して既に説明したように、インダクタ用第2配線構造130bcによって、別の回路素子接続用パッド18及び第2外部端子132bのそれぞれに電気的に接続されている。
【0062】
図5(A)において、C−C’線の図中のCからC’に向かう方向に沿って、キャパシタ108の下部電極と電気的に接続された第2外部端子132bと、キャパシタ108と、下部電極用第2配線構造130baと接続された回路素子接続用パッド18cと、2個の第1外部端子132aと、インダクタ106と上述したように接続された回路素子接続用パッド18dと、インダクタ106と、このインダクタ106と上述したように接続された第2外部端子132bとが順に配置されている。
【0063】
尚、図5(A)に示す2つの第1外部端子132aのそれぞれは、実際には、同図中に図示されていない第1配線構造130aによって、図3及び図4を参照して説明したように、同図中に図示されていない任意の回路素子接続用パッド18に接続されているとする。
【0064】
次に、半導体装置100の構成について、図5(B)及び図6を参照して説明する。尚、新チップ116の構成については、既に、図4を参照して説明した。従って、新チップ116の構成に関して、既に行った説明と重複する説明は省略する。また、図6において、図4を参照して既に説明した構成と同様な構成については、その重複する説明は省略する。
【0065】
ここで、この実施の形態では、図1を参照して既に説明したように、下部電極用第2配線構造130ba及び上部電極用第2配線構造130bbと、インダクタ用第2配線構造130bcは、それぞれ、第2配線構造130bの一種であるので、それぞれ、図4を参照して説明した第2配線構造130bと同様の構成を有する。
【0066】
下部電極用第2配線構造130baが有する、第2再配線層124bと、該第2再配線層124bの一部である第2ポスト用パッド126bと、第2ポスト部128bとを、それぞれ、下部電極用再配線層124ba、下部電極用パッド126ba、及び下部電極用ポスト部128baとして示してある。また、上部電極用第2配線構造130bbが有する、第2再配線層124bと、該第2再配線層124bの一部である第2ポスト用パッド126bと、第2ポスト部128bとを、それぞれ、上部電極用再配線層124bb、上部電極用パッド126bb、及び上部電極用ポスト部128bbとして示してある。さらに、インダクタ用第2配線構造130bcが有する、第2再配線層124bと、該第2再配線層124bの一部である第2ポスト用パッド126bと、第2ポスト部128bとを、それぞれ、インダクタ用再配線層124bc、インダクタ用パッド126bc、及びインダクタ用ポスト部128bcとして示してある。
【0067】
図6において、下部電極用再配線層124baは、新チップ116上に、第1領域102から第2領域104に渡って、回路素子接続用パッド18cと下部電極用ポスト部128baとの間を接続する、ファンアウト方式の配線として形成されている。また、インダクタ用再配線層124bcも、下部電極用再配線層124baと同様、回路素子接続用パッド18dとインダクタ用ポスト部128bcとの間を接続する、ファンアウト方式の配線として形成されている。
【0068】
ここで、既に図4を参照して説明したように、パッシベーション膜120上には、第1絶縁膜122a及び第2絶縁膜122bから構成される絶縁膜122が形成されている。図6に示す構成によれば、第1絶縁膜122aはパッシベーション膜120上に形成されており、この第1絶縁膜122a上に第2絶縁膜122bが形成されている。
【0069】
図6において、下部電極用再配線層124baに着目する。この下部電極用再配線層124baの一端側は、第1絶縁膜122aを貫いて、回路素子接続用パッド18cの頂面と電気的に接続されている。そして、下部電極用再配線層124baは、この回路素子接続用パッド18c側から、第1絶縁膜122a上に沿って、キャパシタ108の下部電極108aと電気的に接続されている。この下部電極108aは、第1絶縁膜122a上に設けられている。
【0070】
キャパシタ108は、下部電極108aの上側に順次に高誘電体膜108bと上部電極108cとを具えている。すなわち、キャパシタ108の上部電極108cと高誘電体膜108bと下部電極108aは縦型の積層構造となっているので、キャパシタ108の上部電極108cの真下に、キャパシタ108の下部電極108aが配置されている。また、図6に示す構成例によれば、高誘電体膜108bは、キャパシタ108の下部電極108aとともに第2絶縁膜122b中に埋め込まれており、高誘電体膜108bの上面と第2絶縁膜122bの上面とは実質的に同じ高さレベルになっている。さらに、キャパシタ108の上部電極108cは、適当な配線パターン125(図5参照)と上部電極用ポスト部128bbとを経て、別の第2外部端子132bへと接続されている。
【0071】
一方、図6において、インダクタ用再配線層124bcに着目する。インダクタ用再配線層124bcは、その中間に電気的に直列的に接続されたインダクタ106を具えている。このインダクタ106は、第1絶縁膜122a上に設けられている。インダクタ用再配線層124bcの一端側は、第1絶縁膜122aを貫いて回路素子接続用パッド18dの頂面と電気的に接続されている。このインダクタ用再配線層124bcは、回路素子接続用パッド18d側から第1絶縁膜122a上に延在させて形成されており、かつこの第1絶縁膜122aから第2絶縁膜122bを貫いて第2絶縁膜122b上に延在させて形成された他端側をインダクタ用パッド126bcとしてある。
【0072】
尚、図1と、図5(A)及び図6に示すインダクタ106を、コイルを用いて形成した構成として示してある。図6に示すように、インダクタ106は、第1絶縁膜122a上に形成されたインダクタ用再配線層124bcの一部をスパイラル形状とすることによって、形成できる。ここで、前述したインダクタ106の構成は、単なる一例であって、この実施の形態によれば、インダクタンスを有する所望の回路素子を用いて、インダクタ106を、インダクタ用再配線層124bcに対し、電気的に直列または並列に構成することが出来る。
【0073】
また、図6において、インダクタ用パッド126bcは、その直上に、これと電気的に接続されたインダクタ用ポスト部128bcを具えている。このポスト部128bcの頂面は封止部134の上面で露出されていて、この頂面に第2外部端子132bが、インダクタ用ポスト部128bcと電気的に接続されるようにして、設けられている。
【0074】
ところで、図6において、第2絶縁膜122b上には、上述したインダクタ用パッド126bcのほか、下部電極用パッド126ba及び第1ポスト用パッド126aが設けられている。図6において、図5(A)に示す2個の第1外部端子132aのそれぞれの配置位置に対応して、第1ポスト用パッド126aがそれぞれ設けられている。
【0075】
また、図6に示すように、下部電極用再配線層124baは、第1絶縁膜122a上から第2絶縁膜122bを貫いて、第2絶縁膜122b上に延在させて形成されている。この第2絶縁膜122b上に形成された下部電極用再配線層124baの一部を、下部電極用パッド126baとしてある。
【0076】
ここで、図5(A)及び図6に示す構成の半導体装置100において、キャパシタ108と、2つの第2外部端子132b、及び図6に示す回路素子接続用パッド18cを含む2つの回路素子接続用パッド18の、それぞれとの接続の一例について、図5(B)を参照して説明する。図5(B)には、2つの第2外部端子132bのそれぞれに対応して設けられている、下部電極用パッド126ba及び上部電極用パッド126bbを、2つの第2外部端子132bのかわりに示してある。
【0077】
図5(B)には、回路素子接続用パッド18cを含む2つの回路素子接続用パッド18と、下部電極用パッド126ba及び上部電極用パッド126bbと、キャパシタの上部電極108cと、下部電極用再配線層124ba及び上部電極用再配線層124bbの、新チップ116の上面から見た配置関係を、一例として示してある。
【0078】
図6に示す構成によれば、下部電極用再配線層124baは、回路素子接続用パッド18cの上部から第1絶縁膜122aの上面に沿い、第2絶縁膜122bを貫通し、該第2絶縁膜122b上に延在させて形成されている。そして、第1絶縁膜122a上の下部電極用再配線層124baに、キャパシタの下部電極108aが形成されている。
【0079】
図5(B)において、下部電極用再配線層124baは、回路接続用パッド18cから下部電極用パッド126baに向けて直線状に形成されている構成となる。また、同図中、この下部電極用再配線層124baにおけるキャパシタの下部電極108aの形成位置は、キャパシタの上部電極108cの形成位置と同じ位置となる。
【0080】
一方、図5(A)に示す、キャパシタの上部電極108cが電気的に接続された第2外部端子132bが配置されている位置は、C−C’線上の位置からずれている。図5(B)に示すように、キャパシタの上部電極108cは、配線パターン125により上部電極用パッド126bbに電気的に接続されている。そして、上部電極用再配線層124bbは、上部電極用パッド126bbから回路素子接続用パッド18まで、上述した下部電極用再配線層124baと同様にして形成されている。
【0081】
以上説明した、この実施の形態の半導体装置100の構成によれば、この半導体装置100を実装基板に実装する際、この実装基板に対して、複数の第1及び第2外部端子132a及び132bが設けられている封止部134の表面が、実装面となる。この実施の形態によれば、この実装面のサイズは、新チップ116の表面サイズと同等のサイズであり、かつ新チップ116の表面サイズは半導体基板112の表面サイズと同等のサイズとなる。また、第1外部端子132aの数に、第2外部端子132bの数を足した数が、この実施の形態の半導体装置100の実装面におけるピン数となる。
【0082】
半導体基板112には、第1領域102と、第2領域104とが設けられている。そして、この実施の形態の半導体装置100では、実装面における多ピン化を行うにあたり、第1領域102の表面サイズと同等のサイズの実装面に第1外部端子132aを複数個配置するだけでは、目的とするピン数を達成するのが困難である場合でも、第2領域104の表面サイズと同等のサイズの実装面に対して第2外部端子132bを複数個配置することができる。
【0083】
ここで、図2(B)を参照して説明したように、第2領域104の表面サイズは、第1スクライブラインL1と、第2スクライブラインL2との間の所定の間隔で決定される。この所定の間隔は、実装面サイズが目的とするピン数を配置できるようなサイズとなるように、設定されるのが好ましい。
【0084】
この実施の形態によれば、上述したように、回路素子形成領域である第1領域102に対して設けられる第2領域104の表面サイズを所望のサイズとすることにより、実装面サイズを、回路素子14そのものの設計を変えることなく、変更させることができる。そして、第1領域102及び第2領域104上の実装面に、複数の第1及び第2外部端子132a及び132bを配置することによって、目的とするピン数を達成することができ、その結果、多ピン化を実現することができる。
【0085】
また、この実施の形態の半導体装置100によれば、実装面サイズを所望のサイズとすることができるため、第1及び第2外部端子132a及び132bの、それぞれのピッチを、当該半導体装置100を使用するユーザの要望にあわせたピッチとして、多ピン化を実現することもできる。
【0086】
ここで、複数の外部端子を、矩形の半導体装置100の実装面に周辺5配列で設ける場合について、ピン数、実装面のサイズ、及び外部端子のピッチのそれぞれの関係について、図23(A)及び(B)を参照して説明する。
【0087】
図23(A)は、複数の外部端子132を周辺5配列で設ける場合の、これら複数の外部端子132と半導体装置100の実装面60との配置関係を示す図である。また、図23(B)は、横軸に実装面サイズをミリメートル(mm)単位でとり、縦軸にピン数をとったグラフを示す図であって、上述したような半導体装置100の実装面60における、ピン数、実装面サイズ、及び外部端子132のピッチのそれぞれの関係を説明する図である。
【0088】
矩形の実装面60における実装面サイズとは、この実装面60の縦の長さ及び横の長さのことをいう。図23(A)には、実装面サイズである、実装面60の縦の長さ及び横の長さをS0として示してある。すなわち、図23(A)に示す実装面60の形状は正方形である。そして、それぞれのピッチが同一となるように並べられた5個の外部端子132を1単位とすると、図23(A)に示すように、複数の単位の外部端子132を実装面60の内周に沿って配置させた構成が、複数の外部端子132を周辺5配列で設ける構成となる。
【0089】
図23(B)には、ピン数、実装面サイズ、及び外部端子132のピッチのそれぞれの関係を表す、第1特性62、第2特性64、第3特性68、及び第4特性70を示してある。図23(B)に示す第1〜第4特性62、64、68、及び70によれば、実装面サイズに対してピン数は線形的に増加することが分かる。これら第1〜第4特性62、64、68、及び70におけるそれぞれの傾きは、外部端子132のピッチに等しくなる。具体的に、第1特性62における傾きは、0.30mmの外部端子132のピッチと等しく、第2特性64における傾きは、0.40mmの外部端子132のピッチと等しく、第3特性68における傾きは、0.50mmの外部端子132のピッチと等しく、及び第4特性70における傾きは、0.65mmの外部端子132のピッチと等しい。すなわち、図23(B)に示すグラフによれば、実装面サイズが増加するか、もしくは外部端子132のピッチが小さくなるほど、実装面のピン数は多くなる。
【0090】
実装面の構成が、図23(A)に示すような構成と同様の構成である場合について、従来の半導体装置と、この実施の形態の半導体装置100とを比較して、具体的に説明する。
【0091】
従来の半導体装置において、実装面サイズS0、すなわち半導体チップの表面サイズを7mmとし、かつ外部端子のピッチを0.5mmとする場合、ピン数は160個である。図23(B)に示す第1〜第4特性62、64、68、及び70を参照すれば、実装面におけるピン数を300ピン程度とするためには、実装面サイズS0が7mmの従来の半導体装置では、ピッチ数を小さくしても300ピン程度のピン数を達成することは困難であり、かつ既に説明したように、実装面サイズを変更させるのも容易ではない。
【0092】
よって、実装面サイズを変更させて300ピン程度のピン数を達成する場合、既に説明したように、従来の半導体装置が有する半導体チップに対して、WCSP構造以外の、従来公知のパッケージ構造を適用することが考えられる。例えば、従来公知の、ワイヤボンディング(WB)方式及びフリップチップボンディング(FCB)方式のいずれかの方式のボールグリッドアレイ構造を半導体チップに対して適用する場合、インターポーザ基板を用いて、この基板上に半導体チップを実装することによって、パッケージングを行う。このようなパッケージ構造を採用した半導体装置では、実装基板に実装する場合、前述したインタポーザ基板の、外部端子が配置されている面が実装面となる。よって、この場合、インターポーザ基板のサイズを所望のサイズとすることにより、実装面サイズを変更させることが出来る。
【0093】
しかし、従来公知のWB方式のボールグリッドアレイ構造では、半導体チップの回路素子上に設けられた回路素子接続用パッドと、インタポーザ基板の外部端子との電気的な接続における、インダクタンスが高くなるなどの問題が生じる。また、FCB方式のボールグリッドアレイ構造では、インタポーザ基板として、高価なビルドアップ基板が必要となるほか、フリップチップボンディングの加工時間が長くなり、その結果、当該パッケージング構造を有する半導体装置は、WCSP構造を有する半導体装置と比較すると量産性に劣る。
【0094】
また、インタポーザ基板を用いる、WB方式及びFCB方式のいずれかの方式のボールグリッドアレイ構造を有する半導体装置は、WCSP構造を有する半導体装置と比較して、半導体装置の、半導体チップから実装面へ向かう方向の厚さが厚くなり、かつ製造コストが高くなるという問題点を有する。ここで、上述したような、WB方式のボールグリッドアレイ構造を有する半導体装置の、半導体チップから実装面へ向かう方向の厚さは、一般的に、1.05〜1.4mm程度であり、また、FCB方式のボールグリッドアレイ構造を有する半導体装置の、半導体チップから実装面へ向かう方向の厚さは、一般的に、0.8〜1.00mm程度である。また、WCSP構造を有する半導体装置の、半導体チップから実装面へ向かう方向の厚さは、一般的に、0.45〜0.7mm程度である。
【0095】
一方、この実施の形態の半導体装置100では、回路素子形成領域である第1領域102のサイズを7mmとし、かつ第1外部端子132a及び第2外部端子132bのそれぞれのピッチを、上述した外部端子のピッチと同一の0.5mmとしたまま、第1領域102に対して設けられた第2領域104の表面サイズを変更させて、実装面サイズS0を10.5mm程度とすることができる。その結果、図23(B)に示す第3特性68を参照すれば、この実施の形態の半導体装置100では、他のパッケージング構造と比較した場合のWCSP構造の優位点を保持したまま、実装面において300ピン程度のピン数を達成することができる。
【0096】
尚、この実施の形態によれば、第1及び第2外部端子132a及び132bの各ピッチは必ずしも同一とする場合に限られず、また、これら第1及び第2外部端子132a及び132bは、図23を参照して説明したように配列する場合に限られない。第1及び第2外部端子132a及び132bの各ピッチ、及びこれら第1及び第2外部端子132a及び132bをどのように配列させるかは、当業者が決めうる設計事項である。
【0097】
さらに、半導体装置100の新チップ116には、図2を参照して説明したように、第1領域102の外周には予め第2スクライブラインL2が設けられている。また、半導体装置100の第1領域102における新チップ116の構成は、好ましくは、既に説明した従来の半導体装置の半導体チップの構成と同様の構成である。
【0098】
よって、半導体ウェハ2に新チップ116が形成された状態であって、かつパッケージングを行う前の状態で、第1領域102の外周の第2スクライブラインL2に沿ってダイシングを行い、第1領域102のみ、すなわち回路素子形成領域のみを、半導体ウェハ2から切り出すこともできる。そして、半導体ウェハ2から切り出された、新チップ116の第1領域102に該当するチップに対して、WCSP構造のパッケージ以外のパッケージを行うことも可能である。
【0099】
さらに、この実施の形態の半導体装置100に対して、実装基板に実装される受動素子を、図1を参照して説明したように、当該半導体装置100の第2領域104上に設けることによって、実装基板に実装される搭載部品の数を低減することができ、かつ回路素子14とこの受動素子との電磁干渉を防ぐことができる。尚、前述したように実装基板に実装される搭載部品の数を低減させることが出来れば、その結果として、この実装基板のダウンサイジングを実現することが可能となる。
【0100】
ここで、この実施の形態で用いる受動素子をキャパシタ108とした場合、実装基板にこのキャパシタ108を実装した場合と比較して、キャパシタ108と回路素子接続用パッド18との間を電気的に接続する配線の長さを短くすることができる。よって、この配線の長さに起因するキャパシタ108における寄生インダクタンスは、このキャパシタ108を実装基板に実装した場合と比較して低減され、その結果、このキャパシタ108におけるノイズを効率的に低減させることができる。
【0101】
2.この実施の形態の半導体装置の製造方法
次に、図1を参照して説明したこの実施の形態の半導体装置100の製造方法について、図3〜図6を参照して説明した半導体装置100の構成に基づいて以下に説明する。
【0102】
この実施の形態の半導体装置100の製造方法に供する製造工程図を、図7(A)及び(B)、図8(A)及び(B)、図9(A)及び(B)、図10(A)及び(B)、図11及び図12に示してある。尚、図7(A)及び(B)は、図4及び図6と同じ位置での断面図である。また、図8(A)及び(B)と、図9(A)及び(B)と図11とは、図6と同じ位置での断面図であって、図10(A)及び(B)と図12とは、図4と同じ位置での断面図である。
【0103】
さらに、図7(A)及び(B)、図8(A)及び(B)、図9(A)及び(B)、図10(A)及び(B)、図11及び図12において、一部の構成について断面を示すハッチングを省略して示してある。また、以下の説明において記載される、特定の材料及び条件、膜厚等は、好適例のひとつに過ぎず、この実施の形態の製造方法は、何らこれらに限定されない。
【0104】
図7(A)には、例えば、図2を参照して説明したようにして、半導体ウェハ2上に形成され、かつ当該半導体ウェハ2における前処理が終了した状態の新チップ116の構成を示してある。この新チップ116は、図4を参照して既に説明したように、シリコン(Si)基板を用いて構成され、かつ回路素子14が形成されている半導体基板112を有している。
【0105】
そして、第1領域102の表面上には、Al(アルミニウム)を含む合金、Au(金)を含む合金、及びCu(銅)を含む合金のうちから選択された一種の合金を材料として構成される回路素子接続用パッド18が設けられている。また、図4を参照して既に説明したように、半導体基板112上には、シリコン窒化膜(SiN)を用いて構成されるパッシベーション膜120が、膜厚0.5〜1.0μm程度で形成されている。尚、回路素子接続用パッド18は、前述した合金のみを材料として用いて構成される場合に限定されず、所望の金属材料を用いて構成してもよい。
【0106】
次に、従来既知のスピンコート法(スピン塗布法)により、パッシベーション膜120上に、絶縁材料であるポリイミドを、厚さ10μm程度でコーティングして、第1絶縁膜122aを形成する。続いて、第1絶縁膜122aの主表面から、パッシベーション膜120から露出した回路素子接続用パッド18上部の一部に達する開口部600を公知のホトリソグラフィ技術により、形成する(図7(B))。尚、この開口部600は、既に図6を参照して説明した、下部電極用再配線層124ba及びインダクタ用再配線層124bcのいずれかを形成するために設けられるのが好ましい。従って、好ましくは、図4を参照して説明したような、受動素子と接続されない、第1再配線層124a及び第2再配線層124bを形成するための開口部600は、上述した図7(B)を参照して説明した工程では、形成されない。
【0107】
その後、図7(B)に示す2つの開口部600のうち、一方の開口部600から、第1領域102上から第2領域104上に渡る第1絶縁膜122aの表面上に沿って、図6を参照して説明した下部電極用再配線層124baが、銅(Cu)か或いは銅(Cu)を含む合金のいずれかを材料として用いて、形成される(図8(A))。この下部電極用再配線層124baにおいて、図6に示すキャパシタ108の形成位置に対応する、当該下部電極用再配線層124baの部分を、キャパシタ108の下部電極108aとして形成する(図8(A))。
【0108】
また、図7(B)に示す2つの開口部600のうち、前述した下部電極用再配線層124baと同様にして、図6を参照して説明したインダクタ用再配線層124bcが、上述した下部電極用再配線層124baを構成する材料と同様の材料を用いて、形成される(図8(A))。ここで、このインダクタ用再配線層124bcにおいて、図6に示すインダクタ106の形成位置に対応する、当該インダクタ用再配線層124bcの部分を、スパイラル形状とすることによってインダクタ106を形成する(図8(A))。
【0109】
具体的に、上述した下部電極用再配線層124ba及びインダクタ用再配線層124bcの形成は、以下の手順によって行うのが好適である。すなわち、チタンと銅(Ti/Cu)を含む合金をターゲットとする、従来公知のスパッタ法を行った後、従来公知のホトリソグラフィ技術によりパターン化されたレジストをマスクにして、銅(Cu)を従来公知の方法によりメッキする。その後、レジストを除去して、従来公知のエッチング技術によりTi/Cu(チタン及び銅の合金)の合金膜をエッチングして、上述した下部電極用再配線層124ba及びインダクタ用再配線層124bcと、インダクタ106とを形成する。尚、下部電極用再配線層124ba及びインダクタ用再配線層124bcの膜厚は、好ましくは、5μm程度で形成される。尚、下部電極用再配線層124ba及びインダクタ用再配線層124bcの膜厚は、インダクタ106の特性を確保するため、前述した5μmから数μm程度変更させてもよい。
【0110】
次に、図8(A)における、第1絶縁膜122aの主表面上に、従来公知の印刷形成方法、及び従来公知のスピンコート法のいずれかにより、チタン酸バリウムを用いて構成される高誘電体膜を形成する。尚、第1絶縁膜122a上の、下部電極用再配線層124baとインダクタ用再配線層124bcとインダクタ106は、前述したようにして形成された高誘電体膜中に埋め込まれる。
【0111】
その後、公知のホトリソグラフィ技術及び公知のエッチング技術により、キャパシタの下部電極108a上に、キャパシタの高誘電体膜108bを形成する(図8(B))。尚、図8(B)を参照して説明した工程のかわりに、図9(A)を参照して以下に説明する工程において、図8(B)を参照して説明した工程と同様の手順によって、高誘電体膜108bを形成してもよい。尚、高誘電体膜108bの膜厚は、キャパシタ108の容量をどのように設定するかによって変わるため、当業者が決めうる設計事項であるが、5μm程度とするのが好ましい。
【0112】
次に、上述した図8(B)を参照して説明した工程の後に行われる工程について、図9(A)及び(B)と、図10(A)及び(B)とを参照して説明する。
【0113】
図8(B)を参照して説明した工程が終了した後、図7(B)を参照して説明した工程の第1絶縁膜122aの形成と同様の手順によって、図8(B)における第1絶縁膜122aの主表面上に、第2絶縁膜122bを形成する(図9(A))。この第2絶縁膜122bは、図8(B)における、第1絶縁膜122a上の、下部電極用再配線層124ba及び高誘電体膜108bとインダクタ用再配線層124bcとインダクタ106が、当該第2絶縁膜122b中に埋め込まれるようにして、形成される。尚、第2絶縁膜122bは、高誘電体膜108bの表面が、この第2絶縁膜122bから露出するように形成される。
【0114】
続いて、公知のホトリソグラフィ技術により、第2絶縁膜122bの表面から、この第2絶縁膜122bに埋設されている下部電極用再配線層124baの一部に達する開口部900aと、第2絶縁膜122bの表面から、この第2絶縁膜122bに埋設されているインダクタ106の一部に達する開口部900bとを形成する(図9(A))。上述した、下部電極用再配線層124baの一部に達する開口部900aは、図6に示すように、第1絶縁膜122a上から第2絶縁膜122bを貫通して、この第2絶縁膜122b上に延在させて当該下部電極用再配線層124baの一部を形成するために設けられる。
【0115】
また、インダクタ106の一部に達する開口部900bは、図6に示すように、インダクタ106から第2絶縁膜122bを貫通して、この第2絶縁膜122b上に延在させてインダクタ用再配線層124bcの一部を形成するために設けられる。
【0116】
尚、図8(B)を参照して説明した工程のかわりに、図9(A)を参照して説明した工程により、キャパシタ108の下部電極108a上に、上述した高誘電体膜108bを形成する開口部(図9(A)には図示せず)を設け、この開口部に、図8(B)を参照して説明した工程の手順と同様の手順によって高誘電体膜108bを形成しても良い。
【0117】
一方、図7(B)を参照して説明した工程において、開口部600が形成されなかった回路素子接続用パッド18上には第1絶縁膜122aが形成されており、図9(A)を参照して説明した工程で、この第1絶縁膜122a上に第2絶縁膜122bが形成される(図10(A))。その後、図9(A)を参照して説明した工程において、公知のホトリソグラフィ技術により、第2絶縁膜122bの表面から、パッシベーション膜120から露出した回路素子接続用パッド18a及び18bの一部に達する開口部1000が形成される(図10(A))。この開口部1000は、好ましくは、図4に示す、第1再配線層124a及び第2再配線層124bのいずれかを形成するために設けられる。
【0118】
その後、図8(A)を参照して説明した工程の手順と同様の手順が行われる。但し、ここでは、図8(A)を参照して説明した工程の手順によるエッチングは行われない。その結果、第2絶縁膜122b上には、図9(A)に示す2つの開口部900a及び900bのそれぞれを埋め込んで、好ましくは、図8(A)を参照して説明した工程で用いた材料と同様の材料によって構成される金属膜が設けられる。この金属膜を、後述する手順によって加工することにより、図6に示す、下部電極用再配線層124baの一部として形成される下部電極用パッド126baと、キャパシタ108の上部電極108cと、2つの第1外部端子接続用パッド126aと、インダクタ用パッド126bcとが形成される。
【0119】
また、上述した金属膜は、図10(A)に示す2つの開口部1000のそれぞれを埋め込んで、第2絶縁膜122b上に形成される。そして、前述した金属膜を、後述する手順によって加工することにより、図4に示す、第1再配線層124a及び第2再配線層124bと、第1再配線層124aの一部として形成される第1外部端子接続用パッド126aと、第2再配線層124bの一部として形成される第2外部端子接続用パッド126bと、1つの第1外部端子接続用パッド126aと、3つの第2外部端子接続用パッド126bとが形成される。
【0120】
続いて、上述した金属膜上に、公知のホトリソグラフィ技術によりパターン化されたレジストをマスクにして、銅(Cu)を従来公知の方法によりメッキした後、レジストを除去し、図4に示す、第1ポスト部128a及び第2ポスト部128bを形成する(図10(B))とともに、図6に示す、2つの第1ポスト部128aと、下部電極用ポスト部128baと、インダクタ用ポスト部128bcとを形成する(図9(B))。尚、前述したホトリソグラフィの際、レジストはドライ現像用レジストを用い、ドライ現像を行うのが好ましい。
【0121】
その後、従来公知のエッチング技術により、上述した金属膜をエッチングして、図6に示す、下部電極用再配線層124baの一部として形成される下部電極用パッド126baと、キャパシタ108の上部電極108cと、2つの第1外部端子接続用パッド126aと、インダクタ用パッド126bcを形成する(図9(B))。図9(B)を参照して説明した工程が終了した時点で、下部電極用第2配線構造130ba、及びインダクタ用第2配線構造130bcが形成される。
【0122】
また、図9(B)を参照して説明した工程が終了した時点で、図5(B)及び図6を参照して説明した上部電極用配線構造130bbが形成されているのが好ましい。この上部電極用配線構造130bbは、図7〜図9を参照して説明した下部電極用第2配線構造130baの形成と同様の手順によって形成されるのが好ましい。図9(B)には、上部電極用配線構造130bbが有する構成要素のうち、上部電極用ポスト部128bbを示してある。
【0123】
ここで、下部電極用第2配線構造130baにおいて、下部電極用再配線層124baは、上述したように膜厚5μm程度であるのが好ましく、また、下部電極用ポスト部128baは、直径が100〜250μm程度の円を断面とする円柱状としてあるのが好ましい。そして、上部電極用再配線層124ba及びインダクタ用再配線層124bcのそれぞれは、下部電極用再配線層124baと同様の膜厚とするのが好ましく、かつ上部電極用ポスト部128bbとインダクタ用ポスト部128bcとについては、下部電極用ポスト部128baと同様の構成とするのが好ましい。
【0124】
さらに、図9(B)を参照して説明した工程が終了した時点で、図4に示す、第1再配線層124a及び第2再配線層124bと、第1再配線層124aの一部として形成される第1外部端子接続用パッド126aと、第2再配線層124bの一部として形成される第2外部端子接続用パッド126bと、1つの第1外部端子接続用パッド126aと、3つの第2外部端子接続用パッド126bとが形成される(図10(B))。よって、図9(B)及び図10(B)を参照して説明した工程が終了した時点で、第1配線構造130a及び第2配線構造130bが形成される。
【0125】
尚、第1再配線層124a及び第2再配線層124bのそれぞれは、上述した下部電極用再配線層124baと同様に、5μm程度の膜厚とするのが好ましく、かつ第1ポスト部128aと第2ポスト部128bとについては、上述した下部電極用ポスト部128baと同様に、直径が100〜250μm程度の円を断面とする円柱状としてあるのが好ましい。
【0126】
その後、従来公知のトランスファーモールド方式もしくは印刷方式にて、エポキシ系のモールド樹脂や液状封止材等の封止樹脂を用いて、図4及び図6に示す封止部134を形成する。続いて、図4及び図6に示す第1及び第2外部端子132a及び132bを、公知の方法である、印刷及びリフローもしくはボール搭載及びリフローにより形成する(図11及び図12)。この時点で、この実施の形態におけるWCSP構造のパッケージングが終了する。
【0127】
次に、上述したパッケージングが終了した状態の半導体ウェハを、図2(B)に示す第1スクライブラインL1に沿ってダイシングを行った後、半導体装置100の製造が終了し、この実施の形態の製造方法の工程が終了する。
【0128】
以上説明したような、この実施の形態の半導体装置100の製造方法によれば、従来公知の各手順によって、半導体装置100の製造を行う。よって、新たな製造ラインを導入する必要は無く、従来の半導体装置の製造に要するコストと同等のコストで、半導体装置100を製造することができる。
【0129】
尚、以上説明したこの実施の形態の半導体装置100の製造方法によれば、各配線構造における各ポスト部、各再配線層、及び各パッドの形成は、同時に行ってもよいし、別々に行ってもよい。また、上述したこの実施の形態の半導体装置100の製造方法における各外部端子の形成も、同時に行ってもよいし、別々に行ってもよい。
【0130】
[第2の実施の形態]
次に、この発明の半導体装置の第2の実施の形態について説明する。
【0131】
1.この実施の形態の半導体装置の構成
この実施の形態の半導体装置は、第1の実施の形態と同様に、新チップに対してWSCP構造のパッケージングが施される結果得られる。
【0132】
まず、この実施の形態の半導体装置が有する新チップの構成について、図13を参照して説明する。図13には、この実施の形態の新チップ216の上方から見た、当該新チップ216の各構成要素の配置関係を示してある。尚、図13に示す各構成要素について、一部、符号の付与を省略して示してあるが、これら符号の付与を省略した構成要素は、符号を付与した構成要素と同様の構成を有する。
【0133】
この実施の形態の新チップ216は、図2(A)及び(B)を参照して説明した半導体ウェハ2と同様の構成を有する半導体ウェハ上に形成されるのが好適である。この場合、この実施の形態の新チップ216は、図1及び図2(B)を参照して説明した新チップ116と同様、回路素子14の形成領域である第1領域102と、この第1領域102を中心にして、この領域を取り巻く第2領域104とを有する。そして、第1領域102上には、既に説明した新チップ116と同様にして、複数の回路素子接続用パッド18が設けられている。
【0134】
そして、この実施の形態の新チップ216において、第2領域104上には、複数の受動素子用パッド218a、218b、218c、218d、及び該受動素子用パッド218a、218b、218c、218dと電気的に接続された受動素子が設けられている。図13には、受動素子として、第1の実施の形態と同様、インダクタ206及びキャパシタ208を用い、これらインダクタ206及びキャパシタ208のそれぞれを第2領域104上に配置した構成を示してある。
【0135】
図13において、インダクタ206は、第1の実施の形態で既に説明したインダクタ106と同様の構成を有するのが好ましい。図13には、既に説明したインダクタ106と同様、コイル状の形状を有するインダクタ206を示してある。ここで、第1の実施の形態と同様、このインダクタ206の形状をコイル状とするのは単なる一例であって、インダクタンスを有する、所望の回路素子を用いて構成することができる。
【0136】
図13に示すように、インダクタ206は、2つの受動素子用パッド218c及び218dと電気的に接続されている。図13には、これら2つの受動素子用パッド218c及び218dを、第1インダクタ接続用パッド218c及び第2インダクタ接続用パッド218dとして示してある。
【0137】
また、キャパシタ208も、第1の実施の形態で既に説明したキャパシタ108と同様の構成を有するのが好ましい。この実施の形態によれば、キャパシタ208の上部電極を受動素子用パッド218aと電気的に接続するとともに、この受動素子用パッド218aとは別の受動素子用パッド218bに、キャパシタ208の下部電極を電気的に接続する。図13には、キャパシタ208の上部電極と電気的に接続される受動素子用パッド218aを、第1キャパシタ接続用パッド218aとして示してあり、及びキャパシタ208の下部電極と電気的に接続される受動素子用パッド218bを、第2キャパシタ接続用パッド218bとして示してある。
【0138】
次に、図13に示す新チップ216における、インダクタ206及びキャパシタ208に注目し、図14(A)及び(B)と、図15とを参照して、さらに詳細に説明する。
【0139】
図14(A)には、新チップ216の上方から見た、この新チップ216の各構成要素の配置関係を、インダクタ206及びキャパシタ208の配置のようすが分かる程度に簡略化して示してあり、図14(B)には、キャパシタ208と、第1及び第2キャパシタ接続用パッド218a及び218bとの接続の一例を示してある。また、図15には、図14(A)に示す新チップ216について、D−D’線に沿って切断された部分の構成を示してある。尚、図14(A)及び(B)と図15に示すキャパシタ208等の各構成要素の構成は単なる一例であって、これらの構成はこれらの図中に示す構成に限定されない。
【0140】
まず、図14(A)について説明する。図14(A)には、既に説明した図13と同様にして、新チップ216の上方から平面的に見た、第1領域102及び第2領域104と、インダクタ206及びキャパシタ208との配置関係を主に簡略化して示してある。ここで、既に説明したように、キャパシタ208は第1及び第2キャパシタ接続用パッド218a及び218bのそれぞれに電気的に接続されており、また、コイル状のインダクタ206は、その一端を第1インダクタ接続用パッド218cに電気的に直列に接続されるとともに、その他端を第2インダクタ接続用パッド218dに電気的に直列に接続されている。
【0141】
図14(A)において、D−D’線の図中のDからD’に向かう方向に沿って、第2キャパシタ接続用パッド218bと、キャパシタ208と、第1キャパシタ接続用パッド218aと、2つの回路素子接続用パッド18e及び18fと、第1インダクタ接続用パッド218cと、インダクタ206と、第2インダクタ接続用パッド218dとが順に配置されている。
【0142】
次に、図14(A)に示す新チップ216の構成の一例について図15を参照して説明する。上述したように、この実施の形態の新チップ216は、新チップ116と同様の構成を有する。よって、図15中、新チップ116と同様の構成を有する各構成要素については、図4及び図6と同一の符号を付して示し、重複する説明は省略する。
【0143】
新チップ216は、第1領域102に回路素子14の形成された半導体基板212を有している。第1領域102において、回路素子14は、図4を参照して説明した構成と同様に、形成されているのが好ましい。この場合、第1領域102における半導体基板212の表面212aが回路素子14の表面14aとなっている。
【0144】
また、新チップ216は、図13を参照して説明したように、第1領域102上に複数の回路素子接続用パッド18を有するとともに、半導体基板212上にパッシベーション膜220を有している。このパッシベーション膜220の構成について詳細は後述する。
【0145】
また、この実施の形態によれば、第2領域104上には、インダクタ206及びキャパシタ208が形成されている。コイル状のインダクタ206は、第2領域104に該当する半導体基板212の主表面212a上に形成されている。また、このインダクタ206と電気的に接続される第1及び第2インダクタ接続用パッド218c及び218dも、第2領域104に該当する半導体基板212の主表面212a上に形成されている。
【0146】
そして、インダクタ206の一端を延長して、第1インダクタ接続用パッド218cに、電気的に直列的に接続してある。尚、延長されたインダクタ206の一端は、このインダクタ206と、第1インダクタ接続用パッド218cとを接続する配線パターン217として、第2領域104に該当する半導体基板212に形成されている。
【0147】
また、図14(A)に示すように、上述したインダクタ206の一端と同様にして、インダクタ206の他端も、配線パターン217によって、第2インダクタ接続用パッド218dに電気的に直列的に接続するのが好ましい。尚、この配線パターン217は、インダクタ206の他端を延長することによって形成されるのが好適である。図15には、インダクタ206の他端を第2インダクタ接続用パッド218dと接続した構成を示してある。この構成は、インダクタ206の他端を、この他端を延長することによって形成された配線パターン217によって、第2インダクタ接続用パッド218dに接続する構成と同様の構成とみなすことができる。
【0148】
上述したように、図15に示すインダクタ206は、第1及び第2インダクタ接続用パッド218c及び218d間を電気的に接続する配線パターン217の中間に、電気的に直列に接続されている。
【0149】
また、図15において、キャパシタ208は、第2領域104に該当する半導体基板212に形成されている。図15に示すキャパシタ208の構成によれば、このキャパシタ208の下部電極208a及び高誘電体膜208bは半導体基板212に形成されており、高誘電体膜208bの上面と半導体基板212の主表面212aとは実質的に同じ高さレベルとなっている。そして、この半導体基板212の主表面212aに露出した高誘電体膜208bの上面上に、キャパシタ208の上部電極208cを形成してある。
【0150】
また、キャパシタ208と接続される第1及び第2キャパシタ接続用パッド218a及び218bは、第2領域104に該当する半導体基板212の主表面212a上に形成されている。図15において、キャパシタ208の下部電極208aの一端を延長して、第2キャパシタ接続用パッド218bに接続してある。そして、延長された下部電極208aの一端は、このキャパシタ208の下部電極208aの一端と、第2キャパシタ接続用パッド218bとを接続する配線パターン260として、第2領域104の半導体基板212に形成されている。
【0151】
ここで、図14(A)及び図15のキャパシタ208の構成について、このキャパシタ208と第1及び第2キャパシタ接続用パッド218a及び218bとの接続の一例について詳細に説明する。図14(B)には、新チップ216の上方から見た、キャパシタ208と、このキャパシタ208と接続される第1及び第2キャパシタ接続用パッド218a及び218bとの配置関係を示してある。
【0152】
キャパシタの下部電極208aは、上述したように、配線パターン260によって第2キャパシタ接続用パッド218bと接続されている。この下部電極208aの直上には上部電極208cが形成されている。そして、図14(B)において、キャパシタ208の形成位置、すなわちこのキャパシタの上部電極208cの配置位置と重なる位置に第1キャパシタ接続用パッド218aが形成されている。
【0153】
この第1キャパシタ接続用パッド218aには、図14(A)に示すように、キャパシタの上部電極208cの一端が、前述した下部電極208aと同様に、配線パターン261によって接続されるのが好ましい。この配線パターン261は、上部電極208cの一端を延長することによって形成されるのが好適である。尚、図15及び図14(B)には、上部電極208cの一端と第1キャパシタ接続用パッド218aとを接続した構成を示してある。この構成は、上部電極208cの一端を延長して配線パターン261を形成し、この配線パターン261によって、上部電極208cの一端と第1キャパシタ接続用パッド218aとを接続する構成と同様の構成とみなすことができる。
【0154】
ところで、新チップ216の半導体基板212上には、既に図4を参照して説明したパッシベーション膜120と同様の構成を有する、パッシベーション膜220が設けられている。図15に示す構成例によれば、パッシベーション膜220は、2つの回路素子接続用パッド18e及び18fと、第1及び第2キャパシタ接続用パッド218a及び218bと、第1及び第2インダクタ接続用パッド218c及び218dのそれぞれの頂面が、このパッシベーション膜220から露出するように、設けられているのが好ましい。また、半導体基板212上に形成されたインダクタ206は、パッシベーション膜220に埋め込まれているのが望ましい。
【0155】
次に、図13〜図15を参照して説明した新チップ216に対して、WCSP構造のパッケージングを施した後、半導体ウェハから切り出して得られる、この実施の形態の半導体装置200の構成について、図16を参照して説明する。図16には、半導体装置200の上方から見た、当該半導体装置200の各構成要素の配置関係を示してある。
【0156】
また、この実施の形態の半導体装置200は、既に説明した第1の実施の形態の半導体装置100と同様の構成を有する。よって、図16中、第1の実施の形態において、図1を参照して説明した半導体装置100と同様の構成を有する構成要素については、図1と同一の符号を付して示し、重複する説明は省略する。
【0157】
この実施の形態によれば、半導体装置200において、新チップ216の第1領域102上には複数の第1外部端子132aが配置され、新チップ216の第2領域104上には複数の第2外部端子132bが配置されている。そして、半導体装置200において、複数の第1外部端子132aは、複数の回路素子接続用パッド18のうちの第1個数の回路素子接続用パッド18と、ファンイン方式の複数の第1配線構造230aによって、電気的に個別に接続される。また、複数の第2外部端子132bは、複数の回路素子接続用パッド18のうちの第2個数の回路素子接続用パッド18と、ファンアウト方式の複数の第2配線構造230bによって、電気的に個別に接続される。
【0158】
さらに、図13を参照して既に説明したように、新チップ216の第2領域104上には、予め、第1及び第2キャパシタ接続用パッド218a及び218bに接続されたキャパシタ208と、第1及び第2インダクタ接続用218c、218dに接続されたインダクタ206が設けられている。
【0159】
ここで、第1キャパシタ接続用パッド218aは、第2外部端子132bと電気的に接続され、この第2外部端子132bとは別の第2外部端子132bに、第2キャパシタ接続用パッド218bが電気的に接続されている。そして、前述したように、第1及び第2キャパシタ接続用パッド218a及び218bを介して、キャパシタ208と電気的に接続された2つの第2外部端子132bは、それぞれ、第2配線構造230bによって回路素子接続用パッド18に、電気的に接続されている。
【0160】
図16中、前述したように、キャパシタ208の上部電極と、第1キャパシタ接続用パッド218aを介して電気的に接続される第2外部端子132bを上部電極用第2外部端子232bbとし、キャパシタ208の下部電極と、第2キャパシタ接続用パッド218bを介して電気的に接続される第2外部端子132bを下部電極用第2外部端子232baとして示してある。
【0161】
また、図16中、上部電極用第2外部端子232bbと回路素子接続用パッド18とを電気的に接続する第2配線構造230bを、上部電極用第2配線構造230bbとし、下部電極用第2外部端子232baと回路素子接続用パッド18とを電気的に接続する第2配線構造230bを、下部電極用第2配線構造230baとして示してある。
【0162】
また、図16中、インダクタ206と電気的に接続された第1及び第2インダクタ接続用パッド218c及び218dと、以下のようにして電気的に接続される第2配線構造230bを、インダクタ用第2配線構造230bcとして示してある。この実施の形態によれば、第2インダクタ接続用パッド218dは回路素子接続用パッド18にインダクタ用第2配線構造230bcによって接続されるとともに、第1インダクタ接続用パッド218cは、第2外部端子132bにインダクタ用第2配線構造230bcによって接続されている。
【0163】
次に、図16を参照して説明した半導体装置200における、第1配線構造230a及び第2配線構造230bの構成に注目し、図17を参照して、さらに詳細に説明する。
【0164】
図17には、既に説明した図3に示す半導体装置100の構成を、この実施の形態の半導体装置200に対応させ、図3中、第1の実施の形態の第1配線構造130a及び第2配線構造130bを、この実施の形態の第1配線構造230a及び第2配線構造230bとし、かつ2つの回路素子接続用パッド18a及び18bを、2つの回路素子接続用パッド18a’及び18b’とした場合、B−B’線に沿って切断された部分の構成を示してある。よって、図17における各構成要素の配置関係について、既に図3を参照して行った説明と重複する説明は省略する。
【0165】
尚、図17に示す第1及び第2配線構造230a及び230b等の構成は単なる一例であって、これらの構成は同図中に示す構成に限定されない。また、図17において、新チップ216の構成については、既に図15を参照して説明した。従って、この新チップ216の構成に関して、既に行った説明と重複する説明は省略する。
【0166】
また、この実施の形態の第1配線構造230a及び第2配線構造230bは、好ましくは、第1の実施の形態の第1配線構造130a及び第2配線構造130bと同様の構成を有する。さらに、図17に示す半導体装置200は、既に図4を参照して説明した半導体装置100と同様の構成を有する。よって、図17中、既に図4を参照して説明した構成と同様の構成を有する構成要素については、図4と同一の符号を付して示し、重複する説明は省略する。
【0167】
この実施の形態における、第1配線構造230aは、既に図4を参照して説明した第1配線構造130aと同様、回路素子接続用パッド18b’と電気的に接続される第1再配線層224aと、この第1再配線層224aの一部である第1ポスト用パッド226aと電気的に接続される第1ポスト部128aとを有する。
【0168】
また、第2配線構造230bは、既に図4を参照して説明した第2配線構造130bと同様、回路素子接続用パッド18a’と電気的に接続される第2再配線層224bと、この第2再配線層224bの一部である第2ポスト用パッド226bと電気的に接続される第2ポスト部128bとを有する。
【0169】
そして、図17に示すように、第1再配線層224aは、新チップ216上に設けられていて、第1領域102内において、回路素子接続用パッド18b’と第1ポスト部128aとの間を接続する、ファンイン方式の配線として形成されている。また、図17において、第2再配線層224bは、新チップ216上に設けられていて、特に第1領域102から第2領域104上に渡って、回路素子接続用パッド18a’と第2ポスト部128bとの間を接続する、ファンアウト方式の配線として形成されている。
【0170】
ここで、既に図4を参照して説明した半導体装置100の構成と同様に、この実施の形態の半導体装置200の構成によれば、パッシベーション膜220上には絶縁膜222が形成されている。図17に示すように、この絶縁膜222は、図4に示す、2層構造の絶縁膜122と異なり、単層構造となっている。そして、この絶縁膜222上に、第1ポスト用パッド226aと第2ポスト用パッド226bとが設けられている。
【0171】
図17に示す構成例によれば、第1再配線層224aの一端側を、絶縁膜222を貫いて、回路素子接続用パッド18b’の頂面と電気的に接続させてあり、一方、当該第1再配線層224aは、この一端側から絶縁膜222上に延在させて形成されている。絶縁膜222上に延在されて設けられた第1再配線層224aの他端を第1ポスト用パッド226aとしてある。また、第2再配線層224bは、第1再配線層224aと同様に、その一端側が他の回路素子接続用パッド18a’と電気的に接続されるとともに、その他端を第2ポスト用パッド226bとしてある。
【0172】
そして、第1ポスト用パッド226aは、好ましくは、既に図4を参照して説明した第1ポスト用パッド126aの構成と同様、第1外部端子132aの配置位置に対応して絶縁膜222上に配置される。また、第2ポスト用パッド226bも、第1ポスト用パッド226aと同様に、第2外部端子132bの配置位置に対応して絶縁膜222上に配置されるのが好ましい。
【0173】
次に、図16を参照して説明した半導体装置200における、インダクタ206及びキャパシタ208の構成に注目し、図18及び図19を参照して、さらに詳細に説明する。
【0174】
図18は、半導体装置200の上方からみた、この半導体装置200の各構成要素の配置関係を示す図である。この図18に示す半導体装置200は、既に図14(A)を参照して説明した新チップ216を有する。図19には、図18に示す半導体装置200を、図14(A)に示すD−D’線と同一の位置で切断した部分の構成を示してある。尚、図18及び図19に示す、この実施の形態の半導体装置200の各構成要素の構成は、単なる一例であって、これらの構成はこれらの図中に示す構成に限定されない。
【0175】
まず、図18について説明するが、新チップ216の構成について、既に図14(A)を参照して行った説明と重複する説明は省略する。ここで、図16を参照して説明したように、キャパシタ208は第1及び第2キャパシタ接続用パッド218a及び218bを介して、上部電極用第2外部端子232bb及び下部電極用第2外部端子232baと電気的に接続されている。また、インダクタ206は、第1及び第2インダクタ接続用パッド218c及び218dを介して第2外部端子132bと電気的に接続されている。
【0176】
図18において、図14(A)に示すキャパシタ208に対しては、第1キャパシタ接続用パッド218aと重なる位置に、上部電極用第2外部端子232bbが配置され、及び第2キャパシタ接続用パッド218bと重なる位置に、下部電極用第2外部端子232baが配置されている。
【0177】
そして、図18に示す構成例によれば、図14(A)に示す第1領域102の、D−D’線のDからD’に向かう方向に沿って、1つめに配置されている回路素子接続用パッド18eと、上部電極用第2外部端子232bbとが、上部電極用第2配線構造230bbによって接続されている。また、図18に示す下部電極用第2外部端子232baは、D−D’線上に存在しない別の回路素子接続用パッド18gに、下部電極用第2配線構造230baによって接続されている。
【0178】
また、図18中、図14(A)に示す第1領域102に配置された2つの回路素子接続用パッド18e及び18f間に、2つの第1外部端子132aが、同図中のD−D’線に沿って配置されている。これら2つの第1外部端子132aのそれぞれは、実際には、図18に図示されていない任意の回路素子接続用パッド18と、同図中に図示されていない第1配線構造230aによって、それぞれ接続されているとする。
【0179】
また、図18において、インダクタ206と接続されている第1及び第2インダクタ接続用パッド218c及び218dのうち、同図中、D−D’線のDからD’の方向に沿ってひとつめに配置されている第1インダクタ接続用パッド218cは、このパッド218cと隣接する、第1領域102の回路素子接続用パッド18fにインダクタ用第2配線構造230bcによって接続されている。さらに、図18と図14(A)とを対応させると、第2インダクタ接続用パッド218dの位置と重なる位置に、インダクタ206と電気的に接続される第2外部端子132bが配置されている。
【0180】
次に、図19について説明する。既に説明したように、図19に示す半導体装置200の構成は、図15に示す新チップ216の構成を含んでいる。よって、図19について、既に図15を参照して行った、新チップ216の構成について、重複する説明は省略する。
【0181】
ここで、この実施の形態では、図16を参照して既に説明したように、上部電極用第2配線構造230bb及び下部電極用第2配線構造230baと、インダクタ用第2配線構造230bcは、それぞれ、第2配線構造230bの一種であるので、それぞれ、この第2配線構造230bと同様の構成を有する。
【0182】
さらに、上部電極用第2配線構造230bbは、図6を参照して既に説明した上部電極用第2配線構造130bbと同様の構成を有するのが好ましい。また、下部電極用第2配線構造230baは、図6を参照して既に説明した下部電極用第2配線構造130baと同様の構成を有し、インダクタ用第2配線構造230bcは、図6を参照して既に説明したインダクタ用第2配線構造130bcと同様の構成を有するのが好適である。
【0183】
よって、図19に示す各配線構造の構成について、図6と同様の構成を有する構成要素については、図6と同一の符号を付して示し、重複する説明は省略する。また、図19における、図17を参照して既に説明した半導体装置200の構成について、重複する説明も省略する。
【0184】
上部電極用第2配線構造230bbは、上部電極用再配線層224bbと、この上部電極用再配線層224bbの一部である上部電極用パッド226bbと、上部電極用ポスト部128bbとを有する。図19に示すように、上部電極用再配線層224bbは、新チップ216上に、第1領域102から第2領域104に渡って、回路素子接続用パッド18eと上部電極用ポスト部128bbとの間を接続する、ファンアウト方式の配線として形成されている。
【0185】
また、下部電極用第2配線構造230baは、下部電極用再配線層224baと、この下部電極用再配線層224baの一部である下部電極用パッド226baと、下部電極用ポスト部128baとを有する。下部電極用第2配線構造230baの構成について、詳細は後述する。
【0186】
また、インダクタ用第2配線構造230bcは、インダクタ用再配線層224bcと、このインダクタ用再配線層224bcの一部であるインダクタ用パッド226bcと、インダクタ用ポスト部128bcとを有する。インダクタ用再配線層224bcは、回路素子接続用パッド18fとインダクタ用ポスト部128bcとの間を電気的に接続する、ファンアウト方式の配線として形成されている。インダクタ用第2配線構造230bcの構成について、詳細は後述する。
【0187】
図19において、上部電極用再配線層224bbの構成に着目する。この上部電極用再配線層224bbの一端側は、絶縁膜222を貫いて、回路素子接続用パッド18eの頂面と電気的に接続されている。そして、上部電極用再配線層224bbは、前述した一端側からから絶縁膜222上を延在させて形成されており、当該上部電極用再配線層224bbの他端は、上部電極用パッド226bbとしてある。
【0188】
図19には、図18に示す上部電極用第2外部端子232bbの直下に、上部電極用パッド226bbを設ける構成を示してある。そして、図19に示すように、上部電極用再配線層224bbを上部電極用パッド226bbから延長して、新チップ216上の第1キャパシタ接続用パッド218aに電気的に接続してある。よって、図19に示す上部電極用再配線層224bbの一部分は、上部電極用パッド226bbと第1キャパシタ接続用パッド218aとを接続する配線として、絶縁膜222を貫通して形成されている。
【0189】
ところで、インダクタ用第2配線構造230bcの構成を、図19と図18とを対応させて着目すれば、回路素子接続用パッド18fは、インダクタ用再配線層224bcによって、第1インダクタ接続用パッド218cに電気的に接続されている。図19に示す構成によれば、このインダクタ用再配線層224bcは、絶縁膜222を貫いて回路素子接続用パッド18fの頂面と電気的に接続された一端側から、絶縁膜222上に延在させて設けられている。そして、インダクタ用再配線層224bcの他端側は、絶縁膜222を貫いて第1インダクタ接続用パッド218cの頂面と電気的に接続されている。
【0190】
また、図19に示す構成によれば、図18において、第2外部端子132bと重なる位置に配置されている第2インダクタ接続用パッド218dの頂面上には、インダクタ用再配線層224bcが絶縁膜222を貫いて形成されており、このインダクタ用再配線層224bcは絶縁膜222上にも延在させて形成されている。この絶縁膜222上に延在させて形成されたインダクタ用再配線層224bcの一部を、インダクタ用パッド226bcとしてある。すなわち、図19において、第2インダクタ接続用パッド218dは、インダクタ用パッド226bcと、インダクタ用再配線層224bcによって電気的に接続されている。尚、図19において、インダクタ用パッド226bcは、好ましくは、上述した、図18においてインダクタ206に対して設けられる第2外部端子132bの直下に設けられている。
【0191】
すなわち、この実施の形態によれば、前述したようにインダクタ用再配線層224bc及び配線パターン217によって配線を行い、インダクタ206と、第1及び第2インダクタ接続用パッド218c及び218dと、回路素子接続用パッド18fとが、それぞれ互いに電気的に接続されるように構成してある。
【0192】
さらに、図19において、絶縁膜222上には、上述した上部電極用パッド226bb及びインダクタ用パッド226bcのほか、下部電極用パッド226baと、第1ポスト用パッド226aとが設けられている。下部電極用パッド226baは、図18に示す下部電極用第2外部端子232baの直下に設けられており、かつ上述した上部電極用パッド226bbと同様の構成を有するのが好ましい。
【0193】
そして、下部電極用パッド226baは、図19には括弧を付して示してあるが、図18において、D−D’線に沿った位置からずれた位置に配置されている回路素子接続用パッド18gに、下部電極用再配線層224baによって電気的に接続されている。この下部電極用再配線層224baは、上述した上部電極用再配線層224bbと同様の構成を有するのが好ましい。よって、上述した上部電極用パッド226bbと同様、図19に示す下部電極用パッド226baは、第2キャパシタ接続用パッド218bと、下部電極用再配線層224baによって接続されている。
【0194】
また、図19において、図18に示す2個の第1外部端子132aのそれぞれの位置に対応して、第1ポスト用パッド226aが設けられている。尚、図19における、第1配線構造230aに係わる構成についての詳細な説明は、既に図17を参照して行った説明と重複するため省略する。
【0195】
ところで、この実施の形態によれば、下部電極用第2外部端子232baは、下部電極用パッド226ba上に設けられている下部電極用ポスト部128baの、封止部134から露出した頂面と電気的に接続するように、設けられているのが望ましい。また、上部電極用第2外部端子232bbは、下部電極用第2外部端子232baと同様にして、上部電極用パッド226bb上に設けられている上部電極用ポスト部128bbの頂面に設けられているのが好ましい。
【0196】
以上説明した、この実施の形態の半導体装置200の構成によれば、既に説明した第1の実施の形態と同様の作用及び効果を得ることが出来る。
【0197】
また、第1の実施の形態の半導体装置100では、図4及び図6を参照して既に説明したように、各配線構造の構成は2層構造である。一方、この実施の形態の半導体装置200の構成によれば、図13〜図15を参照して説明したように、予め、半導体チップ216上に受動素子が形成されているため、各配線構造の構成は、図17及び図19を参照して説明したように単層構造とすることが出来る。その結果、この実施の形態の半導体装置200の構成は、第1の実施の形態の半導体装置100と比較して、より簡略化することができる。
【0198】
2.この実施の形態の半導体装置の製造方法
次に、図16を参照して説明したこの実施の形態の半導体装置200の製造方法について、図17〜図19を参照して説明した半導体装置200の構成に基づいて以下に説明する。
【0199】
この実施の形態の半導体装置200の製造方法に供する製造工程図を、図20(A)及び(B)と、図21(A)及び(B)とに示してある。尚、図20(A)及び(B)は、図19と同じ位置での断面図であり、図21(A)及び(B)は、図17と同じ位置での断面図である。
【0200】
さらに、図20(A)及び(B)と、図21(A)及び(B)とにおいて、一部の構成について断面を示すハッチングを省略して示してある。また、以下の説明において記載される、特定の材料及び条件、膜厚等は、好適例のひとつに過ぎず、この実施の形態の製造方法は、何らこれらに限定されない。
【0201】
この実施の形態の半導体装置200における、新チップ216は、図13〜図15を参照して説明した構成を有している。この新チップ216における、半導体基板212と、回路素子14及び回路素子接続用パッド18と、パッシベーション膜220とは、図7(A)を参照して説明した新チップ116と同様の材料及び膜厚として形成するのが好ましい。従って、前述した半導体基板212、回路素子14及び回路素子接続用パッド18、及びパッシベーション膜220のそれぞれを構成する材料、及びそれぞれの膜厚について、図7(A)を参照して行った説明と重複する説明は省略する。
【0202】
また、新チップ216に形成された、第1及び第2キャパシタ接続用パッド218a及び218bと、第1及び第2インダクタ接続用パッド218c及び218dは、上述した回路素子接続用パッド18と同様の材料を用いて構成するのが好ましい。さらに、この実施の形態によれば、従来公知のMEMS(Micro−Electro−Mechanical System)技術によって、新チップ216に、インダクタ206及びキャパシタ208と、各配線パターン(例えば、図14及び図15を参照して説明した配線パターン217、260、及び261)が形成されるのが望ましい。そして、インダクタ206と、キャパシタ208の上部電極208c及び下部電極208aは、それぞれアルミニウム(Al)を用いて構成されるのが好適である。
【0203】
尚、図14(A)及び(B)と図15を参照して説明したように、好ましくは、インダクタ206の一端を延長して配線パターン217を形成するほか、キャパシタの上部電極208cの一端を延長することによって配線パターン261を形成し、かつキャパシタの下部電極208aの一端を延長することによって配線パターン260を形成してある。よって、前述したようなインダクタ206及びキャパシタ208の構成によれば、インダクタ206に接続される配線パターン217は、インダクタ206と同様の材料を用いて構成され、かつキャパシタ208に接続される配線パターン260及び261は、キャパシタ208の上部電極208c及び下部電極208aと同様の材料を用いて構成されるのが好ましい。
【0204】
この実施の形態の半導体装置200の製造方法によれば、上述したような構成を有する新チップ216が、既に説明したような半導体ウェハ上に形成されている状態で、WCSP構造のパッケージングが行われる。図20(A)及び(B)と図21(A)及び(B)を参照して、このパッケージングについて、以下に説明する。
【0205】
まず、新チップ216のパッシベーション膜220上に、好ましくは、既に図7(B)を参照して説明した工程と同様の手順によって、絶縁膜222を形成するとともに、パッシベーション膜220から露出した回路素子接続用パッド18a’、18b’、18e、及び18fの頂面の上側に、この頂面から絶縁膜222を貫いて、この絶縁膜222の上面に達する開口部2000aを形成する(図20(A)及び図21(A))。従って、図20(A)及び図21(A)に示すように、この開口部2000aによって、各回路素子接続用パッド18a’、18b’、18e、及び18fの頂面の一部分がそれぞれ露出される。
【0206】
また、この開口部2000aの形成とともに、パッシベーション膜220から露出した、第1及び第2キャパシタ接続用パッド218a及び218bのそれぞれ頂面の上側、及び第1及び第2インダクタ接続用パッド218c及び218dのそれぞれの頂面の上側に、この頂面から絶縁膜222を貫いて、この絶縁膜222の上面に達する開口部2000bも形成される(図20(A))。従って、図20(A)に示すように、この開口部2000bによって、第1及び第2キャパシタ接続用パッド218a及び218bの頂面の一部分と、第1及び第2インダクタ接続用パッド218c及び218dの頂面の一部分が、それぞれ露出される。
【0207】
尚、前述した絶縁膜222の材料及び膜厚は、既に図7(B)を参照して説明した工程において形成される、第1絶縁膜122aと同様の材料及び膜厚とするのが好ましい。
【0208】
次に行われる工程について、図20(B)及び図21(B)を参照して説明する。この工程は、既に図8(A)を参照して説明した工程と同様の手順によって行われるのが望ましい。但し、ここでは、好ましくは、図8(A)を参照して説明した工程の手順によるエッチングは行わない。
【0209】
その結果、絶縁膜222上には、開口部2000aと開口部2000bとを埋め込む金属膜が設けられる。この金属膜は、好ましくは、図8(A)を参照して説明した工程で用いた材料と同様の材料によって構成される。尚、図20(B)及び図21(B)において、前述した金属膜の詳細な構成については図示を省略してある。
【0210】
そして、上述した金属膜の形成後、好ましくは、既に図9(B)を参照して説明した手順と同様の手順に従って、第1及び第2ポスト部128a及び128bと、上部電極用ポスト部128bb及びインダクタ用ポスト部128bcとを、それぞれ形成する。然る後、従来公知のエッチング技術により、上部電極用再配線層224bb及びインダクタ用再配線層224bcと、上部電極用パッド226bb及びインダクタ用パッド226bcとを形成するとともに、第1及び第2再配線層224a及び224bと、第1及び第2ポスト用パッド226a及び226bとを形成する(図20(B)及び図21(B))。
【0211】
ここで、図20(B)及び図21(B)を参照して説明した工程が終了した時点で、図19を参照して説明した、上部電極用第2配線構造230bb及びインダクタ用第2配線構造230bcが形成される。そして、これら上部電極用第2配線構造230bb及びインダクタ用第2配線構造230bcの形成が終了した時点で、図19に示す下部電極用第2配線構造230baが形成されているのが好ましい。この下部電極用第2配線構造230baは、図20(A)及び(B)を参照して説明した工程と同様の手順によって形成されるのが好適である。
【0212】
尚、図20(B)に示すインダクタ用再配線層224bcにおいて、図20(A)に示す、第2インダクタ接続用パッド218dに対向して設けられた開口部2000bを埋め込んで絶縁膜222の表面に形成された部分を、インダクタ用パッド226bcとする。
【0213】
また、前述した上部電極用第2配線構造230bb及びインダクタ用第2配線構造230bcの形成が終了した時点で、図20(B)において、図19を参照して説明した構成を有する、第1配線構造230aも形成されているのが望ましい。
【0214】
さらに、図21(B)に示す構成によれば、図17を参照して説明した、第1再配線層224a及び第2再配線層224bが形成されている。そして、第1再配線層224aの一部を第1ポスト用パッド226aとし、第2再配線層224bの一部を第2ポスト用パッド226bとするのが好ましい。すなわち、図20(B)及び図21(B)を参照して説明した工程が終了した時点で、第1配線構造230a及び第2配線構造230bが形成される。
【0215】
ここで、下部電極用第2配線構造230ba、上部電極用第2配線構造230bb、及びインダクタ用第2配線構造230bcのそれぞれにおける再配線層は、膜厚が5μm程度であるのが好ましい。また、第1配線構造230a及び第2配線構造230bのそれぞれにおける再配線層の膜厚も、5μm程度であるのが好適である。
【0216】
ところで、図20(B)及び図21(B)を参照して説明した工程の後、図11及び図12を参照して説明した工程と同様の工程によって、図17及び図19にそれぞれ示す半導体装置200を形成するのが好ましい。この時点で、この実施の形態におけるWCSP構造のパッケージングが終了する。
【0217】
その後、好ましくは、既に第1の実施の形態の製造方法で説明した手順と同様の手順によって、ダイシングを行う。このダイシングを終了した後、この実施の形態の製造方法における工程が終了される。
【0218】
以上説明したようなこの実施の形態の製造方法によれば、既に説明した第1の実施の形態の半導体装置100の製造方法と同様の作用及び効果を得ることができる。さらに、既に説明したように、第1の実施の形態の半導体装置100が有する各配線構造の構成と比較して、この実施の形態の半導体装置200が有する各配線構造の構成は簡略化されているため、これら配線構造を製造する工程も、第1の実施の形態の製造方法と比較して簡略化することができる。
【0219】
[第3の実施の形態]
この発明の半導体装置の第3の実施の形態について説明する。まず、この実施の形態の半導体装置における、新チップの構成について説明する。
【0220】
図22には、この実施の形態の新チップ316の上方から見た、当該新チップ316の各構成要素の配置関係を示してある。この実施の形態の新チップ316は、第2の実施の形態で説明した新チップ216において、受動素子であるインダクタ206及びキャパシタ208を第2領域104にアレイ状に形成してある。これら、アレイ状に配置される、インダクタ206及びキャパシタ208のそれぞれの個数及び配置の順序は当業者が決めうる設計事項である。よって、アレイ状に配置されるインダクタ206及びキャパシタ208の構成は、図22に示される構成に限定されない。
【0221】
尚、図22中、既に図13及び第2の実施の形態で説明したインダクタ206及びキャパシタ208等の各構成について、重複する説明は省略する。
【0222】
そして、この実施の形態の半導体装置は、図22に示すような構成を有する新チップ316に対して、第2の実施の形態で説明した構造と同様の構造である、WCSP構造のパッケージングを施してあるのが好ましい。すなわち、この実施の形態の半導体装置は、図16を参照して説明した、第2の実施の形態の半導体装置200と同様の構成を有する。そして、この実施の形態の半導体装置の回路素子接続用パッド18、及び第2領域104に形成されたインダクタ206とキャパシタ208に対して形成される各配線構造の構成は、図17〜図19を参照して説明した構成と同様であるのが望ましい。尚、この実施の形態の半導体装置の構成について、図16〜図19を参照して行った説明と重複する説明は省略する。
【0223】
よって、以上説明したこの実施の形態の半導体装置の構成によれば、既に説明した第2の実施の形態と同様の作用及び効果を得ることが出来る。また、この実施の形態の半導体装置では、アレイ状に配置されたインダクタ206及びキャパシタ208によって構成される受動素子のうち、所望の受動素子を選択して、図16及び図19を参照して説明したようにして、この受動素子と電気的に接続される各配線構造を形成する。従って、この実施の形態によれば、第2の実施の形態の半導体装置200と比較して、受動素子に対する各配線構造を形成する際の自由度は増加する。
【0224】
ところで、以上説明したような構成を有する、この実施の形態の半導体装置は、第2の実施の形態で説明した半導体装置200の製造方法と同様の手順によって製造されるのが好ましい。よって、既に説明した第2の実施の形態の半導体装置200の製造方法と同様の手順について、重複する説明は省略する。
【0225】
ここで、図22を参照して説明した新チップ316の構成は、第2の実施の形態の新チップ216と同様の構成を有している。そして、この新チップ316における受動素子は、第2の実施の形態で説明した手順と同様の手順、すなわち、従来公知のMEMS技術によって形成されるのが好適である。
この従来公知のMEMS技術では、好ましくは、第2領域104に形成される受動素子の構成と対応した構成を有するマスクを用いる。そして、このマスクを、新チップ316の第2領域104に対して受動素子を形成するためにのみ用いるマスクとし、第1領域102に回路素子14を形成するために用いるマスクを別途用意するのが好ましい。このように、第1領域102及び第2領域104に対して用いるマスクをそれぞれ用意して、半導体ウェハ上に新チップ316を形成すれば、回路素子14の構成が異なった新チップ316を製造する際も、第2領域104に対して、共通のマスクを使用することができる。その結果、新チップ316を製造する際に用いるマスクに費やすコストを削減出来る。よって、上述したようなこの実施の形態の半導体装置の製造方法によれば、第2の実施の形態の半導体装置200の製造方法と比較して、製造コストを更に削減することができる。
【0226】
尚、以上説明したこの実施の形態の半導体装置200の製造方法によれば、各配線構造における各ポスト部、各再配線層、及び各パッドの形成は、同時に行ってもよいし、別々に行ってもよい。また、上述したこの実施の形態の半導体装置200の製造方法における各外部端子の形成も、同時に行ってもよいし、別々に行ってもよい。
【0227】
【発明の効果】
この発明の半導体装置によれば、第1領域と同等のサイズの実装面に複数の第1外部端子が配置され、かつ第2領域と同等のサイズの実装面に複数の第2外部端子が配置されている。よって、第1領域及び第2領域のサイズ、すなわち半導体基板の表面サイズが、この発明の半導体装置の実装面サイズと等しくなる。
【0228】
この発明の半導体装置において多ピン化を行うにあたり、第1領域と同等のサイズの実装面に第1外部端子を複数個配置するだけでは目的とするピン数を達成するのが困難である場合でも、第2領域に対して第2外部端子を複数個配置することができる。すなわち、この発明の半導体装置において、第2領域は、実装面サイズが目的とするピン数が達成できるようなサイズとなるように、第1領域に対して設けられている。
【0229】
そして、複数の第1外部端子は、第1個数の回路素子接続用パッドと、電気的に個別に、ファンイン方式の複数の第1配線構造によって接続され、かつ複数の第2外部端子は、第2個数の回路素子接続用パッドと、ファンアウト方式の複数の第2配線構造によって、電気的に個別に接続されている。
【0230】
従って、この発明の半導体装置によれば、回路素子そのものの設計を変えることなく、この回路素子形成領域である第1領域に対して第2領域を設けることによって、実装面サイズを所望のサイズとすることができる。そして、このようなサイズの実装面に対して、複数の第1及び第2外部端子を、上述したように設けることによって、目的とするピン数を実装面において達成することができ、その結果、多ピン化を実現することができる。
【0231】
また、以上説明したような構成を有するこの発明の半導体装置によれば、実装面サイズを所望のサイズとすることができるため、第1及び第2外部端子、それぞれのピッチを、当該半導体装置を使用するユーザの要望にあわせたピッチとして、多ピン化を実現することもできる。
【0232】
さらに、この発明における半導体基板の構成によれば、半導体ウェハに形成された状態であって、かつパッケージングを行う前の状態において、スクライブラインを、半導体基板の、第1領域の外周と第2領域の外周とに対してそれぞれ設けておけば、第1領域の外周に設けられたスクライブラインに沿ってダイシングを行い、第1領域のみ、すなわち回路素子形成領域のみを、半導体ウェハから切り出すこともできる。この場合、切り出された半導体基板の第1領域を含む半導体チップに対して、上述したようなWCSP構造のパッケージ以外のパッケージを行うことも可能となる。
【0233】
さらに、この発明の半導体装置に対して、実装基板に実装される受動素子を、上述したように、当該半導体装置の第2領域上に設けることによって、実装基板に実装される搭載部品の数を低減することができる。また、上述したように、この発明の半導体装置の構成によれば、第2領域上に受動素子は形成されているため、第1領域の回路素子とこの受動素子との電磁干渉を防ぐことができる。
【図面の簡単な説明】
【図1】この発明における、第1の実施の形態の半導体装置の構成例を説明するための図である。
【図2】(A)は、この発明における、第1の実施の形態の半導体ウェハの構成例を説明するための図であって、(B)は、(A)に示す半導体ウェハの一部分を拡大して示した図である。
【図3】この発明の第1の実施の形態における、第1及び第2配線構造の構成例を説明するための図である。
【図4】図3に示す半導体装置を、B−B’線に沿って切断した部分を示す断面図である。
【図5】(A)は、この発明の第1の実施の形態の受動素子の構成例を説明するための図であって、(B)は、キャパシタの構成例を説明するための図である。
【図6】図5(A)に示す半導体装置を、C−C’線に沿って切断した部分を示す断面図である。
【図7】(A)及び(B)は、この発明の第1の実施の形態の半導体装置の製造方法に供する製造工程図である。
【図8】(A)及び(B)は、図7に続く、この発明の第1の実施の形態の半導体装置の製造方法に供する製造工程図である。
【図9】(A)及び(B)は、図8に続く、この発明の第1の実施の形態の半導体装置の製造方法に供する製造工程図である。
【図10】(A)及び(B)は、図8に続く、この発明の第1の実施の形態の半導体装置の製造方法に供する製造工程図である。
【図11】図9に続く、この発明の第1の実施の形態の半導体装置の製造方法に供する製造工程図である。
【図12】図10に続く、この発明の第1の実施の形態の半導体装置の製造方法に供する製造工程図である。
【図13】この発明の第2の実施の形態における、新チップの構成例を説明するための図である。
【図14】(A)は、この発明の第2の実施の形態における、新チップの受動素子の構成例を説明するための図であって(B)は、キャパシタの構成例を説明するための図である。
【図15】図14(A)に示す新チップを、D−D’線に沿って切断した部分を示す断面図である。
【図16】この発明の第2の実施の形態の半導体装置の構成例を説明するための図である。
【図17】この発明の第2の実施の形態の、第1及び第2配線構造の構成例を説明するための図である。
【図18】この発明の第2の実施の形態の半導体装置における、受動素子の構成例を説明するための図である。
【図19】図18に示す半導体装置を、D−D’線に沿って切断した部分を示す断面図である。
【図20】(A)及び(B)は、この発明の第2の実施の形態の半導体装置の製造方法に供する製造工程図である。
【図21】(A)及び(B)は、この発明の第2の実施の形態の半導体装置の製造方法に供する製造工程図である。
【図22】この発明の第3の実施の形態の新チップの構成例を説明するための図である。
【図23】(A)及び(B)は、半導体装置の実装面のピン数に関する説明図である。
【符号の説明】
2:半導体ウェハ
100、200:半導体装置
112、212:半導体基板
14:回路素子
14a:回路素子の表面
18、18a、18b、18c、18d、18e、18f、18g:回路素子接続用パッド
60:半導体装置の実装面
62:第1特性
64:第2特性
68:第3特性
70:第4特性
102:第1領域
104:第2領域
106、206:インダクタ
108、208:キャパシタ
108a、208a:キャパシタの下部電極
108b、208b:キャパシタの高誘電体膜
108c、208c:キャパシタの上部電極
116、216、316:新チップ(新チップ用構造体)
120、220:パッシベーション膜
122、222:絶縁膜
122a:第1絶縁膜
122b:第2絶縁膜
124a、224a:第1再配線層
124b、224b:第2再配線層
124ba、224ba:下部電極用再配線層
124bb、224bb:上部電極用再配線層
124bc、224bc:インダクタ用再配線層
125、217、260、261:配線パターン
126a、226a:第1ポスト用パッド
126b、226b:第2ポスト用パッド
126ba、226ba:下部電極用パッド
126bb、226bb:上部電極用パッド
126bc、226bc:インダクタ用パッド
128a:第1ポスト部
128b:第2ポスト部
128ba:下部電極用ポスト部
128bb:上部電極用ポスト部
128bc:インダクタ用ポスト部
130a、230a:第1配線構造
130b、230b:第2配線構造
130ba、230ba:下部電極用第2配線構造
130bb、230bb:上部電極用第2配線構造
130bc、230bc:インダクタ用第2配線構造
132:外部端子
132a:第1外部端子
132b:第2外部端子
134:封止部
140:溝
218a:第1キャパシタ接続用パッド
218b:第2キャパシタ接続用パッド
218c:第1インダクタ接続用パッド
218d:第2インダクタ接続用パッド
232ba:下部電極用第2外部端子
232bb:上部電極用第2外部端子
600、900a、900b、1000、2000a、2000b:開口部

Claims (16)

  1. 複数の回路素子接続用パッドが設けられている第1領域、及び該第1領域の周辺を取り囲む第2領域を有する半導体基板と、
    前記第1領域上に配置された複数の第1外部端子と、
    前記第2領域上に配置された複数の第2外部端子と、
    前記第1領域上に形成され、前記複数の第1外部端子と前記複数の回路素子接続用パッドのうちの第1個数の回路素子接続用パッドとを電気的に個別に接続する、複数の第1配線構造と、
    前記第1領域上から前記第2領域上に渡って形成され、前記複数の第2外部端子と前記複数の回路素子接続用パッドのうちの第2個数の回路素子接続用パッドとを電気的に個別に接続する、複数の第2配線構造と、
    前記第2領域上に形成され、前記複数の第2配線構造のいずれかと電気的に接続されている受動素子と
    を具えていることを特徴とする半導体装置。
  2. 請求項1に記載の半導体装置において、
    前記複数の第1配線構造の各々は、前記第1個数の回路素子接続用パッドのいずれかに電気的に個別に接続される第1再配線層と、該第1再配線層と前記複数の第1外部端子のいずれかとを電気的に個別に接続する第1ポスト部とを含み、
    前記複数の第2配線構造の各々は、前記第1領域から前記第2領域に渡って形成されるとともに、前記第2個数の回路素子接続用パッドのいずれかに電気的に個別に接続される第2再配線層と、該第2再配線層と前記複数の第2外部端子のいずれかとを電気的に個別に接続する第2ポスト部とを含み、及び
    前記受動素子は、いずれかの前記第2再配線層に電気的に接続してあること
    を特徴とする半導体装置。
  3. 請求項2に記載の半導体装置において、
    前記受動素子は、上部電極と、下部電極と、これら上部電極と下部電極との間に設けられた誘電体膜とを有するキャパシタであって、
    前記上部電極をいずれかの前記第2再配線層に電気的に接続するとともに、該第2再配線層とは別の前記第2再配線層のいずれかに前記下部電極を電気的に接続してあること
    を特徴とする半導体装置。
  4. 請求項2に記載の半導体装置において、
    前記受動素子はインダクタであって、該インダクタは、いずれかの前記第2再配線層の配線経路の途中に設けられていること
    を特徴とする半導体装置。
  5. 請求項1に記載の半導体装置において、
    前記複数の第1配線構造の各々は、前記第1個数の回路素子接続用パッドのいずれかに電気的に個別に接続される第1再配線層と、該第1再配線層と前記複数の第1外部端子のいずれかとを電気的に個別に接続する第1ポスト部とを含み、
    前記複数の第2配線構造の各々は、前記第1領域から前記第2領域に渡って形成されるとともに、前記第2個数の回路素子接続用パッドのいずれかに電気的に個別に接続される第2再配線層と、該第2再配線層と前記複数の第2外部端子のいずれかとを電気的に個別に接続する第2ポスト部とを含み、及び
    前記受動素子は、前記第2領域上に設けられた受動素子用パッドを経て、いずれかの前記第2再配線層に電気的に接続してあること
    を特徴とする半導体装置。
  6. 請求項5に記載の半導体装置において、
    前記受動素子は、上部電極と、下部電極と、これら上部電極と下部電極との間に設けられた誘電体膜とを有するキャパシタであって、
    前記上部電極と電気的に接続された受動素子用パッドを第1キャパシタ接続用パッドとし、前記下部電極と電気的に接続された受動素子用パッドを第2キャパシタ接続用パッドとし、及び
    前記第1キャパシタ接続用パッドをいずれかの前記第2再配線層に電気的に接続するとともに、該第2再配線層とは別の前記第2再配線層のいずれかに前記第2キャパシタ接続用パッドを電気的に接続してあること
    を特徴とする半導体装置。
  7. 請求項5に記載の半導体装置において、
    前記受動素子はインダクタであって、
    ひとつのインダクタに対して、2つの受動素子用パッドを電気的に接続するとともに、これら2つの受動素子用パッドを第1及び第2インダクタ接続用パッドとし、及び
    いずれかの前記第2再配線層に、前記第1及び第2インダクタ接続用パッドをそれぞれ電気的に接続してあること
    を特徴とする半導体装置。
  8. 請求項5〜7のいずれか一項に記載の半導体装置において、複数の前記受動素子をアレイ状に設けてあることを特徴とする半導体装置。
  9. (a)半導体基板に、複数の回路素子接続用パッドが設けられている第1領域と、該第1領域の周辺を取り囲む第2領域とを設定する工程と、
    (b)前記第1領域上に、前記複数の回路素子接続用パッドのうちの第1個数の回路素子接続用パッドに電気的に個別に接続される、複数の第1配線構造を形成する工程と、
    (c)前記複数の回路素子接続用パッドのうちの第2個数の回路素子接続用パッドに電気的に個別に接続される、複数の第2配線構造を、前記第1領域上から前記第2領域上に渡って形成する工程と、
    (d)前記複数の第2配線構造のいずれかと電気的に接続される受動素子を前記第2領域上に形成する工程と、
    (e)前記第1領域上に、前記複数の第1配線構造と電気的に個別に接続される、複数の第1外部端子を形成し、及び
    (f)前記第2領域上に、前記複数の第2配線構造と電気的に個別に接続される、複数の第2外部端子を形成する工程と
    を含むことを特徴とする半導体装置の製造方法。
  10. 請求項9に記載の半導体装置の製造方法において、
    前記(b)工程での前記複数の第1配線構造の各々の形成は、
    前記第1個数の回路素子接続用パッドのいずれかに電気的に個別に接続される第1再配線層を形成した後、該第1再配線層と電気的に接続される第1ポスト部を形成することによって行い、
    前記(c)工程での前記複数の第2配線構造の各々の形成は、
    前記第2個数の回路素子接続用パッドのいずれかと電気的に個別に接続される第2再配線層を、前記第1領域から前記第2領域に渡って形成し、
    前記(d)工程を、前記第2再配線層のいずれかに電気的に接続される前記受動素子を形成することによって行った後、
    前記第2再配線層と電気的に接続される第2ポスト部を形成することによって行い、及び
    前記(e)及び(f)工程を、前記複数の第1外部端子のいずれかを、前記第1ポスト部と電気的に個別に接続して形成するとともに、前記複数の第2外部端子のいずれかを、前記第2ポスト部と電気的に個別に接続して形成することによって行うこと
    を特徴とする半導体装置の製造方法。
  11. 請求項10に記載の半導体装置の製造方法において、
    前記受動素子は、上部電極と、下部電極と、これら上部電極と下部電極との間に設けられた誘電体膜とを有するキャパシタであって、
    前記受動素子の形成は、
    いずれかの前記第2再配線層に電気的に接続される前記下部電極、及び前記誘電体膜を、それぞれ形成するとともに、前記下部電極が電気的に接続された前記第2再配線層とは別の前記第2再配線層のいずれかに電気的に接続される上部電極を形成することによって行うこと
    を特徴とする半導体装置の製造方法。
  12. 請求項10に記載の半導体装置の製造方法において、
    前記受動素子はインダクタであって、前記受動素子の形成を、いずれかの前記第2再配線層の配線構造の途中に前記インダクタを形成することによって行うこと
    を特徴とする半導体装置の製造方法。
  13. 請求項9に記載の半導体装置の製造方法において、
    前記(a)工程の後であって、前記(b)及び(c)工程の前に、前記(d)工程における前記受動素子の形成を行うとともに、該受動素子と電気的に接続される受動素子用パッドを前記第2領域上に形成しておき、
    前記(b)工程での前記複数の第1配線構造の各々の形成は、
    前記第1個数の回路素子接続用パッドのいずれかに電気的に個別に接続される第1再配線層を形成した後、該第1再配線層と電気的に接続される第1ポスト部を形成することによって行い、
    前記(c)工程での前記複数の第2配線構造の各々の形成は、
    前記第2個数の回路素子接続用パッドのいずれかと電気的に個別に接続される第2再配線層を、該第2再配線層のいずれかが前記受動素子用パッドと電気的に接続されるように、前記第1領域から前記第2領域に渡って形成した後、前記第2再配線層と電気的に接続される第2ポスト部を形成することによって行い、及び
    前記(e)及び(f)工程を、前記複数の第1外部端子のいずれかを、前記第1ポスト部と電気的に個別に接続して形成するとともに、前記複数の第2外部端子のいずれかを、前記第2ポスト部と電気的に個別に接続して形成することによって行うこと
    を特徴とする半導体装置の製造方法。
  14. 請求項13に記載の半導体装置の製造方法において、
    前記受動素子は、上部電極と、下部電極と、これら上部電極と下部電極との間に設けられた誘電体膜とを有するキャパシタであって、
    前記受動素子の形成は、
    2つの前記受動素子用パッドのいずれか一方と電気的に接続される前記下部電極、及び前記誘電体膜を形成するとともに、前記2つの受動素子用パッドのうち、他方の受動素子用パッドと電気的に接続される上部電極を形成することによって行い、及び
    前記上部電極と電気的に接続された受動素子用パッドを第1キャパシタ接続用パッドとし、前記下部電極と電気的に接続された受動素子用パッドを第2キャパシタ接続用パッドとしておき、
    かつ前記(c)工程において、前記第2再配線層の形成を、該第2再配線層のいずれかが前記第1キャパシタ接続用パッドと電気的に接続するように行うとともに、該第1キャパシタ接続用パッドと電気的に接続された前記第2再配線層とは別の前記第2再配線層のいずれかを前記第2キャパシタ接続用パッドと電気的に接続するように行うこと
    を特徴とする半導体装置の製造方法。
  15. 請求項13に記載の半導体装置の製造方法において、
    前記受動素子はインダクタであって、
    前記受動素子の形成は、ひとつのインダクタ、及び該インダクタに電気的に接続される2つの受動素子用パッドを形成するとともに、これら2つの受動素子用パッドを第1及び第2インダクタ接続用パッドとしておき、及び
    前記(c)工程において、前記第2再配線層の形成を、いずれかの前記第2再配線層に、前記第1及び第2インダクタ接続用パッドをそれぞれ電気的に接続するように行うこと
    を特徴とする半導体装置の製造方法。
  16. 請求項13〜15のいずれか一項に記載の半導体装置の製造方法において、複数の前記受動素子をアレイ状に形成すること
    を特徴とする半導体装置の製造方法。
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