JP3896838B2

JP3896838B2 - 半導体装置

Info

Publication number: JP3896838B2
Application number: JP2001378157A
Authority: JP
Inventors: 由隆青木; 一郎三原; 猛若林; 克己渡辺
Original assignee: Casio Computer Co Ltd
Current assignee: Casio Computer Co Ltd
Priority date: 2001-12-12
Filing date: 2001-12-12
Publication date: 2007-03-22
Anticipated expiration: 2019-02-15
Also published as: JP2002231817A

Description

【０００１】
【発明の属する技術分野】
この発明は半導体装置に関する。
【０００２】
【従来の技術】
半導体装置には、例えばＣＳＰ(Chip Size Package)と呼ばれるものがある。図９は従来のこのような半導体装置の一例の断面図を示したものである。この半導体装置はシリコン基板（半導体基板）１を備えている。シリコン基板１は、図１０（図９において保護膜５及びその上側のものを省略した状態の平面図）に示すように、平面正方形状であって、同図において一点鎖線で示すように、上面の四辺部を除く中央部を回路素子形成領域２とされている。回路素子形成領域２内には、図示していないが、この半導体装置が液晶表示パネル駆動用のＬＳＩである場合、発振回路、レギュレータ回路、液晶ドライバ回路等が設けられている。
【０００３】
シリコン基板１の上面の回路素子形成領域２の外側には複数の接続パッド３が設けられている。接続パッド３は、シリコン基板１の上面に設けられた配線３ａの一端部からなり、同配線３ａを介して上記液晶ドライバ回路等と接続されている。接続パッド３の中央部を除くシリコン基板１の上面には酸化シリコン等からなる絶縁膜４及びポリイミド等からなる保護膜５が設けられ、接続パッド３の中央部が絶縁膜４及び保護膜５に形成された開口部６を介して露出されている。
【０００４】
この露出された接続パッド３の上面から回路素子形成領域２上における保護膜５の上面にかけて再配線７が設けられている。この場合、再配線７の先端部は接続パッド部７ａとなっている。接続パッド部７ａの上面には柱状電極８が設けられている。柱状電極８を除く上面全体にはエポキシ系樹脂等からなる封止膜９が設けられている。
【０００５】
【発明が解決しようとする課題】
ところで、従来のこのような半導体装置では、回路素子形成領域に形成された集積回路を外部回路に接続する柱状電極だけを有するものであり、例えば、インダクタ、トランス、フィルタ等の比較的面積を有する回路素子に接続する必要がある場合、これらの回路素子が搭載された外部回路基板に接続しなければならなかった。このため、このような半導体装置および回路素子を有する外部回路基板はその面積が大きくなり、電子機器の小型化に支障を及ぼしていた。このため、特開平８−３３０３１３号公報の如く、集積回路が形成された半導体装置のパッド電極上に絶縁膜を介してバンプ電極に接続される配線を多層形成し、この多層配線中に抵抗やコンデンサ等の回路用素子を形成して、この回路用素子を介してバンプ電極に接続するようにしたものがある。しかしながら、この場合でも、集積回路として回路素子形成領域内に形成することが可能な抵抗やコンデンサに留まっており、回路素子形成領域に対応するような比較的広い面積の回路素子を形成する構造ではなく、外部回路基板の面積を大幅に低減することはできないものであった。また、半導体装置のパッド電極上に形成される抵抗やコンデンサは、多層配線中に形成されるものであるため、半導体装置が複雑となりコスト的には却って不利となるなど、実用的には解決すべき課題を抱えるものであった。
この発明の課題は、構造が簡単で、外部回路基板の面積を大幅に低減することが可能な半導体装置を提供することである。
【０００６】
【課題を解決するための手段】
請求項１記載の発明は、半導体基板上に回路素子形成領域および該回路素子形成領域を囲む周辺部に複数の接続パッドが形成され、前記回路素子形成領域および前記周辺部上に、前記接続パッドを露出する開口部を有する絶縁膜が形成され、前記絶縁膜上において、前記絶縁膜の開口部から露出する前記接続パッドの１つに接続された一端部および前記半導体基板上の前記回路素子形成領域に対応する領域上または前記接続パッドの他の１つに対応する領域上に延出された他端部を有する薄膜回路素子が形成されると共に前記薄膜回路素子の一端部および他端部上に柱状電極が形成されたものである。
請求項１記載の発明において、前記薄膜回路素子は、インダクタ、トランス、フィルタのいずれかとすることができる。
また、請求項１記載の発明において、前記薄膜回路素子の一端部は前記接続パッドの直上に形成され、前記薄膜回路素子の他端部は前記回路素子形成領域を囲む前記接続パッドの内側に形成されたものとすることができる。
また、請求項１記載の発明において、前記絶縁膜上および前記薄膜回路素子上の前記柱状電極間に、その上面が前記柱状電極の上面と面一な封止膜が充填されたものとすることができる。
この発明によれば、接続パッドを露出する開口部を有する絶縁膜上において、前記絶縁膜の開口部から露出する前記接続パッドの１つに接続された一端部および前記半導体基板上の前記回路素子形成領域に対応する領域上または前記接続パッドの他の１つに対応する領域上に延出された他端部を有する薄膜回路素子が形成されると共に前記薄膜回路素子の一端部および他端部上に柱状電極が形成されているので、多層配線をすることなく薄膜回路素子を形成することができ、半導体装置を簡単なものとすることができる。この場合、薄膜回路素子をインダクタ、トランス、フィルタのいずれかにすることにより、外部回路基板の面積を大幅に低減することができる。
【０００７】
【発明の実施の形態】
（参考実施形態）
図１はこの発明の参考実施形態における半導体装置の断面図を示したものである。この半導体装置はシリコン基板（半導体基板）１１を備えている。シリコン基板１１は、図２（図１において接地電位層１６、接続パッド部１７及びその上側のものを省略した状態の平面図）に示すように、平面正方形状であって、同図において一点鎖線で示すように、上面の四辺部を除く中央部を回路素子形成領域１２とされている。回路素子形成領域１２内には、図示していないが、この半導体装置が液晶表示パネル駆動用のＬＳＩである場合、発振回路、レギュレータ回路、液晶ドライバ回路等が設けられている。
【０００８】
シリコン基板１１の上面の回路素子形成領域１２の外側には複数の接続パッド１３が設けられている。接続パッド１３は、シリコン基板１１の上面に設けられた配線１３ａの一端部からなり、同配線１３ａを介して上記液晶ドライバ回路等と接続されている。接続パッド１３の中央部を除くシリコン基板１１の上面には酸化シリコン等からなる第１の絶縁膜１４が設けられ、接続パッド１３の中央部が第１の絶縁膜１４に形成された開口部１５を介して露出されている。
【０００９】
この露出された接続パッド１３のうち接地電位の接続パッド１３の上面から回路素子形成領域１２上における第１の絶縁膜１４の上面にかけて接地電位層（バリア層）１６が設けられている。これにより、図３（図１において第２の絶縁膜１８及びその上側のものを省略した状態の平面図）に示すように、回路素子形成領域１２は接地電位層１６によって覆われている。この場合、接地電位層１６のうち接続パッド１３上に設けられた部分は接続パッド部１６ａとなっている。残りの接続パッド１３上には接続パッド部１７が設けられている。なお、残りの接続パッド１３のうち使用しない接続パッドがある場合、この使用しない接続パッドに接地電位層１６を接続するようにしてもよい。
【００１０】
接続パッド部１６ａ、１７の中央部を除く第１の絶縁膜１４及び接地電位層１６の上面にはポリイミド等からなる第２の絶縁膜１８が設けられ、接続パッド部１６ａ、１７の中央部が第２の絶縁膜１８に形成された開口部１９を介して露出されている。この露出された接続パッド部１６ａ、１７の上面から接地電位層１６（つまり回路素子形成領域１２）上における第２の絶縁膜１８の上面にかけて再配線２０が設けられている。この場合、再配線２０の先端部は接続パッド部２０ａとなっている。接続パッド部２０ａの上面には柱状電極２１が設けられている。この場合、所定の１つの柱状電極２１は、接地用電極であり、接地電位層１６に接続されている。柱状電極２１を除く上面全体にはエポキシ系樹脂等からなる封止膜２２が設けられている。
【００１１】
このように、この半導体装置では、回路素子形成領域１２上に第１の絶縁膜１４を介して設けられた接地電位層１６上に第２の絶縁膜１８を介して再配線２０を設けているので、回路素子形成領域１２内に設けられた発振回路等と再配線２０とがクロスしても、接地電位層１６によりクロストークが発生しないようにすることができ、ひいては再配線２０の配置に制約を受けないようにすることができる。
【００１２】
（第１実施形態）
図４はこの発明の第１実施形態における半導体装置の断面図を示したものである。この半導体装置では、開口部１９を有する第２の絶縁膜１８及びその下側の部分は図１に示す場合と同じとなっている。そして、図５（図４において柱状電極２１及び封止膜２２を省略した状態の平面図）にも示すように、所定の１つの接続パッド部１７の上面から接地電位層１６（つまり回路素子形成領域１２）上における第２の絶縁膜１８の上面にかけて角渦巻状の配線からなる薄膜インダクタ３１が設けられている。この場合、薄膜インダクタ３１の両端部は接続パッド部３１ａ、３１ｂとなっている。また、残りの接続パッド１７及び接続パッド１６ａ上には接続パッド部３２が設けられている。接続パッド部３１ａ、３１ｂ、３２の上面には柱状電極２１が設けられている。この場合、所定の２つの柱状電極２１は、薄膜インダクタ３１の端子となっている。柱状電極２１を除く上面全体には封止膜２２が設けられている。
【００１３】
このように、この半導体装置では、絶縁膜の開口部から露出する接続パッド上に複数の第１の導体層と１つの第２の導体層が形成され、前記絶縁膜上に前記第２の導体層に接続された薄膜インダクタが形成され、前記薄膜インダクタおよび前記第１の導体層の上面に柱状電極が形成されているので、多層配線をすることなく薄膜インダクタを形成することができ、半導体装置を簡単なものとすることができる。
【００１４】
（第２実施形態）
図６はこの発明の第２実施形態における半導体装置の図５同様の平面図を示したものである。この半導体装置では、所定の２つの接続パッド部１７の上面から接地電位層１６（つまり回路素子形成領域１２）上における第２の絶縁膜１８の上面にかけて互いに食い込み合う一対のくし歯状の配線からなる薄膜ＳＡＷ(Surface Acoustic Wave)フィルタ４１が設けられている。そして、この場合も、接地電位層１６の存在により、薄膜ＳＡＷフィルタ４１の配置に制約を受けないようにすることができる。
【００１５】
（第３実施形態）
図７はこの発明の第３実施形態における半導体装置の断面図を示したものである。この半導体装置では、開口部１９を有する第２の絶縁膜１８及びその下側の部分は図１に示す場合と同じとなっている。そして、図８（図７において第３の絶縁膜５３及びその上側のものを省略した状態の平面図）にも示すように、所定の２つの接続パッド部１７の上面から接地電位層１６（つまり回路素子形成領域１２）上における第２の絶縁膜１８の上面にかけて蛇行状の配線からなる１次導体層５１が設けられている。この場合、１次導体層５１の両端部は接続パッド部５１ａ、５１ｂとなっている。また、残りの接続パッド１７及び接続パッド１６ａ上には接続パッド部５２が設けられている。
【００１６】
接続パッド部５１ａ、５１ｂ、５２の中央部を除く第２の絶縁膜１８及び１次導体層５１の上面にはポリイミド等からなる第３の絶縁膜５３が設けられ、接続パッド部５１ａ、５１ｂ、５２の中央部が第３の絶縁膜５３に形成された開口部５４を介して露出されている。そして、所定の２つの接続パッド部５２の上面から第３の絶縁膜５３の上面にかけて蛇行状の配線からなる２次導体層５５が１次導体層５１とほぼ重ね合わされて設けられている。そして、両導体層５１、５５及びその間の第３の絶縁膜５３によって薄膜トランス５０が構成されている。
【００１７】
２次導体層５５の両端部は接続パッド部（図示せず）となっている。また、残りの接続パッド部５２及び接続パッド部５１ａ、５１ｂ上には接続パッド部５６が設けられている。接続パッド部５６等の上面には柱状電極２１が設けられている。この場合、所定の４つの柱状電極２１は、薄膜トランス５０の端子となっている。柱状電極２１を除く上面全体には封止膜２２が設けられている。そして、この場合も、接地電位層１６の存在により、薄膜トランス５０の配置に制約を受けないようにすることができる。
【００１８】
なお、上記実施形態では、シリコン基板上に接地電位層を介して薄膜インダクタ、薄膜ＳＡＷフィルタ、薄膜トランス、を設けた場合について説明したが、これらに限らず、マイクロストリップラインやＭＭＩＣ(Microwave Monolithic Integrated Circuit)等の他の薄膜回路素子を設けるようにしてもよい。
【００１９】
【発明の効果】
以上説明した通り、この発明によれば、接続パッドを露出する開口部を有する絶縁膜上において、前記絶縁膜の開口部から露出する前記接続パッドの１つに接続された一端部および前記半導体基板上の前記回路素子形成領域に対応する領域上または前記接続パッドの他の１つに対応する領域上に延出された他端部を有する薄膜回路素子が形成されると共に前記薄膜回路素子の一端部および他端部上に柱状電極が形成されているので、多層配線をすることなく薄膜回路素子を形成することができ、半導体装置を簡単なものとすることができる。この場合、薄膜回路素子をインダクタ、トランス、フィルタのいずれかにすることにより、外部回路基板の面積を大幅に低減することができる。
【図面の簡単な説明】
【図１】この発明の参考実施形態における半導体装置の断面図。
【図２】図１において接地電位層、接続パッド部及びその上側のものを省略した状態の平面図。
【図３】図１において第２の絶縁膜及びその上側のものを省略した状態の平面図。
【図４】この発明の第１実施形態における半導体装置の断面図。
【図５】図４において柱状電極及び封止膜を省略した状態の平面図。
【図６】この発明の第２実施形態における図５同様の平面図。
【図７】この発明の第３実施形態における半導体装置の断面図。
【図８】図７において第３の絶縁膜及びその上側のものを省略した状態の平面図。
【図９】従来の半導体装置の一例の断面図。
【図１０】図９において保護膜及びその上側のものを省略した状態の平面図。
【符号の説明】
１１シリコン基板
１２回路素子形成領域
１３接続パッド
１４第１の絶縁膜
１６接地電位層
１８第２の絶縁膜
２０再配線
２１柱状電極
２２封止膜
３１薄膜インダクタ
４１薄膜ＳＡＷフィルタ
５０薄膜トランス

Claims

半導体基板上に回路素子形成領域および該回路素子形成領域を囲む周辺部に複数の接続パッドが形成され、前記回路素子形成領域および前記周辺部上に、前記接続パッドを露出する開口部を有する絶縁膜が形成され、前記絶縁膜上において、前記絶縁膜の開口部から露出する前記接続パッドの１つに接続された一端部および前記半導体基板上の前記回路素子形成領域に対応する領域上または前記接続パッドの他の１つに対応する領域上に延出された他端部を有する薄膜回路素子が形成されると共に前記薄膜回路素子の一端部および他端部上に柱状電極が形成されていることを特徴とする半導体装置。
請求項１記載の発明において、前記薄膜回路素子は、インダクタ、トランス、フィルタのいずれかであることを特徴とする半導体装置。
請求項１記載の発明において、前記薄膜回路素子の一端部は前記接続パッドの直上に形成され、前記薄膜回路素子の他端部は前記回路素子形成領域を囲む前記接続パッドの内側に形成されていることを特徴とする半導体装置。
請求項１記載の発明において、前記絶縁膜上および前記薄膜回路素子上の前記柱状電極間に、その上面が前記柱状電極の上面と面一な封止膜が充填されていることを特徴とする半導体装置。