JP3465617B2 - 半導体装置 - Google Patents

半導体装置

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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は半導体装置に関す
る。
【０００２】
【従来の技術】半導体装置には、例えばＣＳＰ(Chip Si
ze Package)と呼ばれるものがある。図１３は従来のこ
のような半導体装置の一例の断面図を示したものであ
る。この半導体装置はシリコン基板（半導体基板）１を
備えている。シリコン基板１は、図１４（図１３におい
て保護膜５及びその上側のものを省略した状態の平面
図）に示すように、平面正方形状であって、同図におい
て一点鎖線で示すように、上面の四辺部を除く中央部を
回路素子形成領域２とされている。回路素子形成領域２
内には、図示していないが、この半導体装置が液晶表示
パネル駆動用のＬＳＩである場合、発振回路、レギュレ
ータ回路、液晶ドライバ回路等が設けられている。
【０００３】シリコン基板１の上面の回路素子形成領域
２の外側には複数の接続パッド３が設けられている。接
続パッド３は、シリコン基板１の上面に設けられた配線
３ａの一端部からなり、同配線３ａを介して上記液晶ド
ライバ回路等と接続されている。接続パッド３の中央部
を除くシリコン基板１の上面には酸化シリコン等からな
る絶縁膜４及びポリイミド等からなる保護膜５が設けら
れ、接続パッド３の中央部が絶縁膜４及び保護膜５に形
成された開口部６を介して露出されている。
【０００４】この露出された接続パッド３の上面から回
路素子形成領域２上における保護膜５の上面にかけて再
配線７が設けられている。この場合、再配線７の先端部
は接続パッド部７ａとなっている。接続パッド部７ａの
上面には柱状電極８が設けられている。柱状電極８を除
く上面全体にはエポキシ系樹脂等からなる封止膜９が設
けられている。
【０００５】
【発明が解決しようとする課題】ところで、従来のこの
ような半導体装置では、回路素子形成領域２上における
保護膜５の上面に再配線７を設けているので、回路素子
形成領域２内に設けられた発振回路等と再配線７との間
でクロストークが発生しないようにする必要がある。そ
こで、従来では、再配線７を発振回路等とクロスしない
ように配置しているが、再配線７の配置に極めて大きな
制約を受けるという問題があった。この発明の課題は、
再配線等の配置に制約を受けないようにすることであ
る。
【０００６】
【課題を解決するための手段】請求項１記載の発明は、
回路素子形成領域と、前記回路素子形成領域を囲む周辺
部に少なくとも１つの接地電位用を含む複数の接続パッ
ドとが上面に設けられた半導体基板上に、少なくとも、
第１の絶縁膜が形成され、該第１の絶縁膜上に前記回路
素子形成領域全面を覆って形成され、前記接地電位用の
接続パッドに接続されたバリア層と、該バリア層上に形
成された第２の絶縁膜と、該第２の絶縁膜上に形成さ
れ、前記接続パッドの少なくとも１つに接続された薄膜
回路素子と、最上層に前記バリア層および前記薄膜回路
素子に接続された柱状電極および該柱状電極間に設けら
れた封止膜を有する半導体装置であって、前記第１の絶
縁膜に前記複数の接続パッドを露出する開口部を設けて
前記各接続パッド上に第１の接続パッド部を形成し、前
記バリア層を前記接地電位用の接続パッド上に形成され
た前記第１の接続パッド部に接続し、前記第２の絶縁膜
に前記各第１の接続パッド部を露出する開口部を設けて
前記各第１の接続パッド部上に第２の接続パッド部を形
成し、前記薄膜回路素子および前記柱状電極を前記第２
の接続パッド部に接続したものである。請求項１に記載
の発明において、前記薄膜回路素子は薄膜インダクタと
することができる。その場合、該薄膜インダクタは、渦
巻き状の配線を含み、該渦巻き状の配線の中心側端部上
に柱状電極を形成するようにしたり、あるいは、薄膜Ｓ
ＡＷフィルタを構成する一対のくし歯状の配線を含むよ
うにすることができる。また、請求項１に記載の発明に
おいて、前記薄膜回路素子は第３の絶縁膜と、該第３の
絶縁膜の上下面に形成された一対の導体層を含んで構成
され、前記一対の導体層の上部側の導体層上に、直接、
柱状電極が形成されるようにすることができる。そし
て、この発明によれば、第１の絶縁膜上に回路素子形成
領域全面を覆うバリア層を設け、該バリア層上に第２の
絶縁膜を介在して薄膜回路素子を設け、最上層に前記バ
リア層および前記薄膜回路素子に接続された柱状電極お
よび該柱状電極間に設けられた封止膜を有するので、バ
リア層によりクロストークが発生するのを防止すると共
に回路基板に配置すべき回路素子を組み込んだチップサ
イズ の半導体装置とすることができる。
【０００７】
【発明の実施の形態】（第１実施形態）図１はこの発明
の第１実施形態における半導体装置の断面図を示したも
のである。この半導体装置はシリコン基板（半導体基
板）１１を備えている。シリコン基板１１は、図２（図
１において接地電位層１６、接続パッド部１７及びその
上側のものを省略した状態の平面図）に示すように、平
面正方形状であって、同図において一点鎖線で示すよう
に、上面の四辺部を除く中央部を回路素子形成領域１２
とされている。回路素子形成領域１２内には、図示して
いないが、この半導体装置が液晶表示パネル駆動用のＬ
ＳＩである場合、発振回路、レギュレータ回路、液晶ド
ライバ回路等が設けられている。
【０００８】シリコン基板１１の上面の回路素子形成領
域１２の外側には複数の接続パッド１３が設けられてい
る。接続パッド１３は、シリコン基板１１の上面に設け
られた配線１３ａの一端部からなり、同配線１３ａを介
して上記液晶ドライバ回路等と接続されている。接続パ
ッド１３の中央部を除くシリコン基板１１の上面には酸
化シリコン等からなる第１の絶縁膜１４が設けられ、接
続パッド１３の中央部が第１の絶縁膜１４に形成された
開口部１５を介して露出されている。
【０００９】この露出された接続パッド１３のうち接地
電位の接続パッド１３の上面から回路素子形成領域１２
上における第１の絶縁膜１４の上面にかけて接地電位層
（バリア層）１６が設けられている。これにより、図３
（図１において第２の絶縁膜１８及びその上側のものを
省略した状態の平面図）に示すように、回路素子形成領
域１２は接地電位層１６によって覆われている。この場
合、接地電位層１６のうち接続パッド１３上に設けられ
た部分は接続パッド部１６ａとなっている。残りの接続
パッド１３上には接続パッド部１７が設けられている。
なお、残りの接続パッド１３のうち使用しない接続パッ
ドがある場合、この使用しない接続パッドに接地電位層
１６を接続するようにしてもよい。
【００１０】接続パッド部１６ａ、１７の中央部を除く
第１の絶縁膜１４及び接地電位層１６の上面にはポリイ
ミド等からなる第２の絶縁膜１８が設けられ、接続パッ
ド部１６ａ、１７の中央部が第２の絶縁膜１８に形成さ
れた開口部１９を介して露出されている。この露出され
た接続パッド部１６ａ、１７の上面から接地電位層１６
（つまり回路素子形成領域１２）上における第２の絶縁
膜１８の上面にかけて再配線２０が設けられている。こ
の場合、再配線２０の先端部は接続パッド部２０ａとな
っている。接続パッド部２０ａの上面には柱状電極２１
が設けられている。この場合、所定の１つの柱状電極２
１は、接地用電極であり、接地電位層１６に接続されて
いる。柱状電極２１を除く上面全体にはエポキシ系樹脂
等からなる封止膜２２が設けられている。
【００１１】このように、この半導体装置では、回路素
子形成領域１２上に第１の絶縁膜１４を介して設けられ
た接地電位層１６上に第２の絶縁膜１８を介して再配線
２０を設けているので、回路素子形成領域１２内に設け
られた発振回路等と再配線２０とがクロスしても、接地
電位層１６によりクロストークが発生しないようにする
ことができ、ひいては再配線２０の配置に制約を受けな
いようにすることができる。
【００１２】（第２実施形態）図４はこの発明の第２実
施形態における半導体装置の断面図を示したものであ
る。この半導体装置では、開口部１９を有する第２の絶
縁膜１８及びその下側の部分は図１に示す場合と同じと
なっている。そして、図５（図４において柱状電極２１
及び封止膜２２を省略した状態の平面図）にも示すよう
に、所定の１つの接続パッド部１７の上面から接地電位
層１６（つまり回路素子形成領域１２）上における第２
の絶縁膜１８の上面にかけて角渦巻状の配線からなる薄
膜インダクタ３１が設けられている。この場合、薄膜イ
ンダクタ３１の両端部は接続パッド部３１ａ、３１ｂと
なっている。また、残りの接続パッド１７及び接続パッ
ド１６ａ上には接続パッド部３２が設けられている。接
続パッド部３１ａ、３１ｂ、３２の上面には柱状電極２
１が設けられている。この場合、所定の２つの柱状電極
２１は、薄膜インダクタ３１の端子となっている。柱状
電極２１を除く上面全体には封止膜２２が設けられてい
る。
【００１３】このように、この半導体装置では、回路素
子形成領域１２上に第１の絶縁膜１４を介して設けられ
た接地電位層１６上に第２の絶縁膜１８を介して薄膜イ
ンダクタ３１を設けているので、回路素子形成領域１２
内に設けられた発振回路等と薄膜インダクタ３１とがク
ロスしても、接地電位層１６によりクロストークが発生
しないようにすることができ、ひいては薄膜インダクタ
３１の配置に制約を受けないようにすることができる。
【００１４】（第３実施形態）図６はこの発明の第３実
施形態における半導体装置の図５同様の平面図を示した
ものである。この半導体装置では、所定の２つの接続パ
ッド部１７の上面から接地電位層１６（つまり回路素子
形成領域１２）上における第２の絶縁膜１８の上面にか
けて互いに食い込み合う一対のくし歯状の配線からなる
薄膜ＳＡＷ(Surface Acoustic Wave)フィルタ４１が設
けられている。そして、この場合も、接地電位層１６の
存在により、薄膜ＳＡＷフィルタ４１の配置に制約を受
けないようにすることができる。
【００１５】（第４実施形態）図７はこの発明の第４実
施形態における半導体装置の断面図を示したものであ
る。この半導体装置では、開口部１９を有する第２の絶
縁膜１８及びその下側の部分は図１に示す場合と同じと
なっている。そして、図８（図７において第３の絶縁膜
５３及びその上側のものを省略した状態の平面図）にも
示すように、所定の２つの接続パッド部１７の上面から
接地電位層１６（つまり回路素子形成領域１２）上にお
ける第２の絶縁膜１８の上面にかけて蛇行状の配線から
なる１次導体層５１が設けられている。この場合、１次
導体層５１の両端部は接続パッド部５１ａ、５１ｂとな
っている。また、残りの接続パッド１７及び接続パッド
１６ａ上には接続パッド部５２が設けられている。
【００１６】接続パッド部５１ａ、５１ｂ、５２の中央
部を除く第２の絶縁膜１８及び１次導体層５１の上面に
はポリイミド等からなる第３の絶縁膜５３が設けられ、
接続パッド部５１ａ、５１ｂ、５２の中央部が第３の絶
縁膜５３に形成された開口部５４を介して露出されてい
る。そして、所定の２つの接続パッド部５２の上面から
第３の絶縁膜５３の上面にかけて蛇行状の配線からなる
２次導体層５５が１次導体層５１とほぼ重ね合わされて
設けられている。そして、両導体層５１、５５及びその
間の第３の絶縁膜５３によって薄膜トランス５０が構成
されている。
【００１７】２次導体層５５の両端部は接続パッド部
（図示せず）となっている。また、残りの接続パッド部
５２及び接続パッド部５１ａ、５１ｂ上には接続パッド
部５６が設けられている。接続パッド部５６等の上面に
は柱状電極２１が設けられている。この場合、所定の４
つの柱状電極２１は、薄膜トランス５０の端子となって
いる。柱状電極２１を除く上面全体には封止膜２２が設
けられている。そして、この場合も、接地電位層１６の
存在により、薄膜トランス５０の配置に制約を受けない
ようにすることができる。
【００１８】（第５実施形態）図９はこの発明の第５実
施形態における半導体装置の断面図を示したものであ
る。この半導体装置では、開口部１９を有する第２の絶
縁膜１８及びその下側の部分は図１に示す場合と同じと
なっている。そして、図１０（図９において柱状電極２
１及び封止膜２２を省略した状態の平面図）にも示すよ
うに、所定の１つの接続パッド部１７の上面から接地電
位層１６（つまり回路素子形成領域１２）上における第
２の絶縁膜１８の上面にかけて比較的大きな正方形状の
下導体層６１が設けられている。下導体層６１の上面に
は絶縁層６２を介して比較的小さな正方形状の上導体層
６３が設けられている。そして、両導体層６１、６３及
びその間の絶縁層６２によって薄膜キャパシタ６０が構
成されている。
【００１９】下導体層６１のうち接続パッド１７上に設
けられた部分は接続パッド部６１ａとなっている。ま
た、残りの接続パッド１７及び接続パッド１６ａ上には
接続パッド部６４が設けられている。接続パッド部６１
ａ、６４の上面及び上導体層６３の上面の中央部には柱
状電極２１が設けられている。この場合、所定の２つの
柱状電極２１は、薄膜キャパシタ６０の端子となってい
る。柱状電極２１を除く上面全体には封止膜２２が設け
られている。そして、この場合も、接地電位層１６の存
在により、薄膜キャパシタ６０の配置に制約を受けない
ようにすることができる。
【００２０】（第６実施形態）図１１はこの発明の第６
実施形態における半導体装置の断面図を示したものであ
る。この半導体装置では、第２の絶縁膜１８及びその下
側の部分は図１に示す場合と同じとなっている。この場
合、符合１６で示すものを第１の接地電位層という。そ
して、簡単に説明すると、第２の絶縁膜１８の上面には
図６に示す場合と同様の薄膜ＳＡＷフィルタ４１が設け
られ、その上面にはポリイミド等からなる第３の絶縁膜
７１が設けられ、その上面には第２の接地電位層７２が
設けられ、その上面にはポリイミド等からなる第４の絶
縁膜７３が設けられ、その上面には図１に示す場合と同
様の再配線２０が接続パッド１３と接続されて設けら
れ、その上面には柱状電極２１及び封止膜２２が設けら
れている。
【００２１】したがって、この場合には、第１の接地電
位層１６の存在により、薄膜ＳＡＷフィルタ４１の配置
に制約を受けないようにすることができ、また第２の接
地電位層７２の存在により、薄膜ＳＡＷフィルタ４１と
再配線２０との間でクロストークが発生しないようにす
ることができ、ひいては再配線２０の配置に制約を受け
ないようにすることができる。
【００２２】（第７実施形態）図１２はこの発明の第７
実施形態における半導体装置の断面図を示したものであ
る。この半導体装置では、シリコン基板１１の上側の部
分は図１に示す場合と同じとなっている。そして、シリ
コン基板１１の下面には、接着剤８１を介して、フィル
ム状のキャパシタ８２が設けられている。すなわち、フ
ィルム状のキャパシタ８２は、絶縁性のフィルム８３の
上下両面に導電層８４、８５をラミネートしたものから
なっている。なお、フィルム状のキャパシタ８２の代わ
りに、フィルム状の抵抗等の他の平面状の回路素子をシ
リコン基板１１の下面に接着するようにしてもよい。
【００２３】なお、上記実施形態では、シリコン基板上
に接地電位層を介して薄膜インダクタ、薄膜ＳＡＷフィ
ルタ、薄膜トランス、薄膜キャパシタを設けた場合につ
いて説明したが、これらに限らず、マイクロストリップ
ラインやＭＭＩＣ(MicrowaveMonolithic Integrated Ci
rcuit)等の他の薄膜回路素子を設けるようにしてもよ
い。また、上記実施形態では、バリア層として接地電位
層を設けた場合について説明したが、これに限らず、電
源電位層や多層薄膜構造の電磁波吸収層を設けるように
してもよい。
【００２４】
【発明の効果】以上説明したように、この発明によれ
ば、第１の絶縁膜上に回路素子形成領域全面を覆うバリ
ア層を設け、該バリア層上に第２の絶縁膜を介在して薄
膜回路素子を設け、最上層に前記バリア層および前記薄
膜回路素子に接続された柱状電極および該柱状電極間に
設けられた封止膜を有するので、バリア層によりクロス
トークが発生するのを防止すると共に回路基板に配置す
べき回路素子を組み込んだチップサイズの半導体装置と
することができる。
【図面の簡単な説明】
【図１】この発明の第１実施形態における半導体装置の
断面図。
【図２】図１において接地電位層、接続パッド部及びそ
の上側のものを省略した状態の平面図。
【図３】図１において第２の絶縁膜及びその上側のもの
を省略した状態の平面図。
【図４】この発明の第２実施形態における半導体装置の
断面図。
【図５】図４において柱状電極及び封止膜を省略した状
態の平面図。
【図６】この発明の第３実施形態における図５同様の平
面図。
【図７】この発明の第４実施形態における半導体装置の
断面図。
【図８】図７において第３の絶縁膜及びその上側のもの
を省略した状態の平面図。
【図９】この発明の第５実施形態における半導体装置の
断面図。
【図１０】図９において柱状電極及び封止膜を省略した
状態の平面図。
【図１１】この発明の第６実施形態における半導体装置
の断面図。
【図１２】この発明の第７実施形態における半導体装置
の断面図。
【図１３】従来の半導体装置の一例の断面図。
【図１４】図１３において保護膜及びその上側のものを
省略した状態の平面図。
【符号の説明】
１１ シリコン基板 １２ 回路素子形成領域 １３ 接続パッド １４ 第１の絶縁膜 １６ 接地電位層 １８ 第２の絶縁膜 ２０ 再配線 ２１ 柱状電極 ２３ 封止膜 ３１ 薄膜インダクタ ４１ 薄膜ＳＡＷフィルタ ５０ 薄膜トランス ６０ 薄膜キャパシタ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 渡辺 克己 東京都八王子市石川町2951番地の５ カ シオ計算機株式会社八王子研究所内 (56)参考文献 特開 平８−330313（ＪＰ，Ａ) 特開 平９−252022（ＪＰ，Ａ) 特開 平８−236618（ＪＰ，Ａ) 特開 平10−189593（ＪＰ，Ａ) 特開 平６−260596（ＪＰ，Ａ) 特開 平２−254748（ＪＰ，Ａ) 特開 平６−21348（ＪＰ，Ａ) 実開 昭58−39061（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/3205 H01L 21/60 H01L 21/822 H01L 27/04

Claims (5)

    (57)【特許請求の範囲】
  1. 【請求項１】 回路素子形成領域と、前記回路素子形成
    領域を囲む周辺部に少なくとも１つの接地電位用を含む
    複数の接続パッドとが上面に設けられた半導体基板上
    に、少なくとも、第１の絶縁膜が形成され、該第１の絶
    縁膜上に前記回路素子形成領域全面を覆って形成され、
    前記接地電位用の接続パッドに接続されたバリア層と、
    該バリア層上に形成された第２の絶縁膜と、該第２の絶
    縁膜上に形成され、前記接続パッドの少なくとも１つに
    接続された薄膜回路素子と、最上層に前記バリア層およ
    び前記薄膜回路素子に接続された柱状電極および該柱状
    電極間に設けられた封止膜を有する半導体装置であっ
    て、前記第１の絶縁膜に前記複数の接続パッドを露出す
    る開口部を設けて前記各接続パッド上に第１の接続パッ
    ド部を形成し、前記バリア層を前記接地電位用の接続パ
    ッド上に形成された前記第１の接続パッド部に接続し、
    前記第２の絶縁膜に前記各第１の接続パッド部を露出す
    る開口部を設けて前記各第１の接続パッド部上に第２の
    接続パッド部を形成し、前記薄膜回路素子および前記柱
    状電極を前記第２の接続パッド部に接続したことを特徴
    とする半導体装置。
  2. 【請求項２】 請求項１に記載の発明において、前記薄
    膜回路素子は薄膜インダクタであることを特徴とする半
    導体装置。
  3. 【請求項３】 請求項２に記載の発明において、前記薄
    膜インダクタは、渦巻き状の配線を含み、該渦巻き状の
    配線の中心側端部上に柱状電極が形成されていることを
    特徴とする半導体装置。
  4. 【請求項４】 請求項２に記載の発明において、前記薄
    膜インダクタは、薄膜ＳＡＷフィルタを構成する一対の
    くし歯状の配線を含むことを特徴とする半導体装置。
  5. 【請求項５】 請求項１に記載の発明において、前記薄
    膜回路素子は第３の絶縁膜と、該第３の絶縁膜の上下面
    に形成された一対の導体層を含んで構成され、前記一対
    の導体層の上部側の導体層上に、直接、柱状電極が形成
    されていることを特徴とする半導体装置。
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US10/254,222 US6870256B2 (en) 1999-02-15 2002-09-25 Semiconductor device having a thin-film circuit element provided above an integrated circuit
US11/726,763 USRE41511E1 (en) 1999-02-15 2007-03-22 Semiconductor device having a thin-film circuit element provided above an integrated circuit

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TW (1) TW455959B (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7449772B2 (en) 2006-05-19 2008-11-11 Casio Computer Co., Ltd. Chip-type electronic component including thin-film circuit elements

Families Citing this family (94)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8178435B2 (en) * 1998-12-21 2012-05-15 Megica Corporation High performance system-on-chip inductor using post passivation process
US6303423B1 (en) * 1998-12-21 2001-10-16 Megic Corporation Method for forming high performance system-on-chip using post passivation process
US6869870B2 (en) * 1998-12-21 2005-03-22 Megic Corporation High performance system-on-chip discrete components using post passivation process
US6965165B2 (en) * 1998-12-21 2005-11-15 Mou-Shiung Lin Top layers of metal for high performance IC's
US7531417B2 (en) * 1998-12-21 2009-05-12 Megica Corporation High performance system-on-chip passive device using post passivation process
US8421158B2 (en) * 1998-12-21 2013-04-16 Megica Corporation Chip structure with a passive device and method for forming the same
US7381642B2 (en) * 2004-09-23 2008-06-03 Megica Corporation Top layers of metal for integrated circuits
US6495442B1 (en) 2000-10-18 2002-12-17 Magic Corporation Post passivation interconnection schemes on top of the IC chips
JP3465617B2 (ja) 1999-02-15 2003-11-10 カシオ計算機株式会社 半導体装置
SG99939A1 (en) * 2000-08-11 2003-11-27 Casio Computer Co Ltd Semiconductor device
US7271489B2 (en) 2003-10-15 2007-09-18 Megica Corporation Post passivation interconnection schemes on top of the IC chips
US7372161B2 (en) * 2000-10-18 2008-05-13 Megica Corporation Post passivation interconnection schemes on top of the IC chips
KR20020070739A (ko) * 2001-03-03 2002-09-11 삼성전자 주식회사 단일 칩 고주파 집적회로 및 그 제조 방법
JP3939504B2 (ja) 2001-04-17 2007-07-04 カシオ計算機株式会社 半導体装置並びにその製造方法および実装構造
TW563142B (en) * 2001-07-12 2003-11-21 Hitachi Ltd Thin film capacitor, and electronic circuit component
US6759275B1 (en) 2001-09-04 2004-07-06 Megic Corporation Method for making high-performance RF integrated circuits
JP2003158214A (ja) * 2001-11-26 2003-05-30 Matsushita Electric Ind Co Ltd 半導体モジュール
JP3792635B2 (ja) * 2001-12-14 2006-07-05 富士通株式会社 電子装置
TW584950B (en) * 2001-12-31 2004-04-21 Megic Corp Chip packaging structure and process thereof
TW503496B (en) * 2001-12-31 2002-09-21 Megic Corp Chip packaging structure and manufacturing process of the same
US6673698B1 (en) 2002-01-19 2004-01-06 Megic Corporation Thin film semiconductor package utilizing a glass substrate with composite polymer/metal interconnect layers
TW517361B (en) * 2001-12-31 2003-01-11 Megic Corp Chip package structure and its manufacture process
TW544882B (en) * 2001-12-31 2003-08-01 Megic Corp Chip package structure and process thereof
TW577160B (en) * 2002-02-04 2004-02-21 Casio Computer Co Ltd Semiconductor device and manufacturing method thereof
JP3616605B2 (ja) 2002-04-03 2005-02-02 沖電気工業株式会社 半導体装置
JP3529050B2 (ja) * 2002-07-12 2004-05-24 沖電気工業株式会社 半導体装置の製造方法
JP2004129224A (ja) * 2002-07-31 2004-04-22 Murata Mfg Co Ltd 圧電部品およびその製造方法
CA2464078C (en) * 2002-08-09 2010-01-26 Casio Computer Co., Ltd. Semiconductor device and method of manufacturing the same
JP4126389B2 (ja) * 2002-09-20 2008-07-30 カシオ計算機株式会社 半導体パッケージの製造方法
US7285867B2 (en) 2002-11-08 2007-10-23 Casio Computer Co., Ltd. Wiring structure on semiconductor substrate and method of fabricating the same
WO2004047174A1 (ja) * 2002-11-21 2004-06-03 Fujitsu Limited 高q値インダクタンスを有する半導体集積回路装置
JP3808030B2 (ja) * 2002-11-28 2006-08-09 沖電気工業株式会社 半導体装置及びその製造方法
JP3888302B2 (ja) * 2002-12-24 2007-02-28 カシオ計算機株式会社 半導体装置
JP2004214561A (ja) * 2003-01-08 2004-07-29 Oki Electric Ind Co Ltd 半導体装置及びその製造方法
JP3767821B2 (ja) * 2003-01-22 2006-04-19 松下電器産業株式会社 半導体装置の設計方法
US7319277B2 (en) * 2003-05-08 2008-01-15 Megica Corporation Chip structure with redistribution traces
TWI236763B (en) * 2003-05-27 2005-07-21 Megic Corp High performance system-on-chip inductor using post passivation process
JP4513302B2 (ja) * 2003-10-07 2010-07-28 カシオ計算機株式会社 半導体装置
US7919864B2 (en) * 2003-10-13 2011-04-05 Stmicroelectronics S.A. Forming of the last metallization level of an integrated circuit
US7459790B2 (en) * 2003-10-15 2008-12-02 Megica Corporation Post passivation interconnection schemes on top of the IC chips
JP2005123378A (ja) * 2003-10-16 2005-05-12 Sony Corp 半導体装置およびその製造方法
CN1624919A (zh) * 2003-12-05 2005-06-08 三星电子株式会社 具有整体连接器接触件的晶片级电子模块及其制造方法
US7394161B2 (en) * 2003-12-08 2008-07-01 Megica Corporation Chip structure with pads having bumps or wirebonded wires formed thereover or used to be tested thereto
US7209025B2 (en) * 2003-12-15 2007-04-24 Intel Corporation Multilayer inductor with shielding plane
TWI296154B (en) * 2004-01-27 2008-04-21 Casio Computer Co Ltd Optical sensor module
US7808073B2 (en) * 2004-03-31 2010-10-05 Casio Computer Co., Ltd. Network electronic component, semiconductor device incorporating network electronic component, and methods of manufacturing both
DE102005026229B4 (de) * 2004-06-08 2006-12-07 Samsung Electronics Co., Ltd., Suwon Halbleiter-Package, das ein Neuverteilungsmuster enthält, und Verfahren zu dessen Herstellung
US7423346B2 (en) * 2004-09-09 2008-09-09 Megica Corporation Post passivation interconnection process and structures
US8008775B2 (en) 2004-09-09 2011-08-30 Megica Corporation Post passivation interconnection structures
US7355282B2 (en) 2004-09-09 2008-04-08 Megica Corporation Post passivation interconnection process and structures
US7521805B2 (en) * 2004-10-12 2009-04-21 Megica Corp. Post passivation interconnection schemes on top of the IC chips
JP4431747B2 (ja) 2004-10-22 2010-03-17 富士通株式会社 半導体装置の製造方法
US20060091496A1 (en) * 2004-10-28 2006-05-04 Hewlett-Packard Development Company, Lp Metal-insulator-metal device
KR100642643B1 (ko) * 2005-03-18 2006-11-10 삼성전자주식회사 내부회로의 전원/접지선들과 직접 접속되는 재배치된전원/접지선들을 갖는 반도체 칩들 및 그 제조방법들
US8384189B2 (en) 2005-03-29 2013-02-26 Megica Corporation High performance system-on-chip using post passivation process
JP4784141B2 (ja) * 2005-04-27 2011-10-05 カシオ計算機株式会社 半導体装置の製造方法
US7468545B2 (en) * 2005-05-06 2008-12-23 Megica Corporation Post passivation structure for a semiconductor device and packaging process for same
TWI330863B (en) * 2005-05-18 2010-09-21 Megica Corp Semiconductor chip with coil element over passivation layer
US7582556B2 (en) 2005-06-24 2009-09-01 Megica Corporation Circuitry component and method for forming the same
US7960269B2 (en) 2005-07-22 2011-06-14 Megica Corporation Method for forming a double embossing structure
US7473999B2 (en) * 2005-09-23 2009-01-06 Megica Corporation Semiconductor chip and process for forming the same
JP2007134359A (ja) * 2005-11-08 2007-05-31 Casio Comput Co Ltd 半導体装置およびその製造方法
US20070187821A1 (en) * 2006-02-14 2007-08-16 Ming-Ling Ho Chip with bump structure
US20080088016A1 (en) * 2006-02-14 2008-04-17 Ming-Ling Ho Chip with bump structure
JP5138260B2 (ja) * 2006-05-19 2013-02-06 株式会社テラミクロス チップ型電子部品
JP2008159820A (ja) * 2006-12-22 2008-07-10 Tdk Corp 電子部品の一括実装方法、及び電子部品内蔵基板の製造方法
US8749021B2 (en) * 2006-12-26 2014-06-10 Megit Acquisition Corp. Voltage regulator integrated with semiconductor chip
TWI336922B (en) * 2007-01-12 2011-02-01 Via Tech Inc Spiral inductor with multi-trace structure
JP2008226945A (ja) * 2007-03-09 2008-09-25 Casio Comput Co Ltd 半導体装置およびその製造方法
CN100511640C (zh) * 2007-03-21 2009-07-08 威盛电子股份有限公司 具有多重导线结构的螺旋电感元件
JP4679553B2 (ja) * 2007-07-23 2011-04-27 イビデン株式会社 半導体チップ
JP4659805B2 (ja) * 2007-10-05 2011-03-30 Ｏｋｉセミコンダクタ株式会社 半導体装置
TWI379322B (en) * 2007-10-12 2012-12-11 Via Tech Inc Spiral inductor device
US8253523B2 (en) * 2007-10-12 2012-08-28 Via Technologies, Inc. Spiral inductor device
DE202008005708U1 (de) * 2008-04-24 2008-07-10 Vishay Semiconductor Gmbh Oberflächenmontierbares elektronisches Bauelement
US8196533B2 (en) * 2008-10-27 2012-06-12 Kentucky-Tennessee Clay Co. Methods for operating a fluidized-bed reactor
WO2010075447A1 (en) 2008-12-26 2010-07-01 Megica Corporation Chip packages with power management integrated circuits and related techniques
JP2010232230A (ja) * 2009-03-25 2010-10-14 Casio Computer Co Ltd 半導体装置およびその製造方法
JP5424747B2 (ja) 2009-07-06 2014-02-26 ラピスセミコンダクタ株式会社 半導体装置
JP2009246404A (ja) * 2009-07-30 2009-10-22 Casio Comput Co Ltd 半導体装置の製造方法
EP2302675A1 (en) * 2009-09-29 2011-03-30 STMicroelectronics (Grenoble 2) SAS Electronic circuit with an inductor
TWI508273B (zh) * 2010-03-19 2015-11-11 Xintec Inc 影像感測元件封裝構件及其製作方法
JP5486376B2 (ja) * 2010-03-31 2014-05-07 ルネサスエレクトロニクス株式会社 半導体装置
US20130146345A1 (en) * 2011-12-12 2013-06-13 Kazuki KAJIHARA Printed wiring board and method for manufacturing the same
US9171798B2 (en) * 2013-01-25 2015-10-27 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and apparatus for transmission lines in packages
KR20160006773A (ko) * 2013-06-13 2016-01-19 가부시키가이샤 무라타 세이사쿠쇼 필터장치 및 듀플렉서
JP6019367B2 (ja) * 2015-01-13 2016-11-02 株式会社野田スクリーン 半導体装置
US10707171B2 (en) * 2015-12-22 2020-07-07 Intel Corporation Ultra small molded module integrated with die by module-on-wafer assembly
CN105575825A (zh) * 2015-12-24 2016-05-11 合肥祖安投资合伙企业(有限合伙) 芯片封装方法及封装组件
CN107768320A (zh) * 2016-08-18 2018-03-06 恒劲科技股份有限公司 电子封装件及其制法
GB2585536A (en) * 2018-02-13 2021-01-13 Cirrus Logic Int Semiconductor Ltd Fabrication of integrated circuit including passive electrical component
US11315891B2 (en) 2018-03-23 2022-04-26 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of forming semiconductor packages having a die with an encapsulant
CN110473792B (zh) * 2019-09-02 2021-04-02 电子科技大学 一种用于集成电路晶圆级封装的重构方法
CN114267676A (zh) * 2020-09-16 2022-04-01 长鑫存储技术有限公司 动态随机存储器及其制造方法

Family Cites Families (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4322778A (en) 1980-01-25 1982-03-30 International Business Machines Corp. High performance semiconductor package assembly
US4617193A (en) * 1983-06-16 1986-10-14 Digital Equipment Corporation Planar interconnect for integrated circuits
US4811082A (en) 1986-11-12 1989-03-07 International Business Machines Corporation High performance integrated circuit packaging structure
DE3641299A1 (de) * 1986-12-03 1988-06-16 Philips Patentverwaltung Integrierte halbleiter-schaltung mit mehrlagenverdrahtung
JPH02254748A (ja) * 1989-03-28 1990-10-15 Seiko Epson Corp 半導体装置
US5317433A (en) 1991-12-02 1994-05-31 Canon Kabushiki Kaisha Image display device with a transistor on one side of insulating layer and liquid crystal on the other side
JP3285919B2 (ja) 1992-02-05 2002-05-27 株式会社東芝 半導体装置
JPH05326315A (ja) 1992-05-25 1993-12-10 Itochu Fine Chem Kk 薄膜コンデンサおよびその製造装置
WO1994017558A1 (en) 1993-01-29 1994-08-04 The Regents Of The University Of California Monolithic passive component
US5510758A (en) * 1993-04-07 1996-04-23 Matsushita Electric Industrial Co., Ltd. Multilayer microstrip wiring board with a semiconductor device mounted thereon via bumps
JPH0878626A (ja) * 1994-09-06 1996-03-22 Oki Electric Ind Co Ltd 半導体集積回路
US5530288A (en) 1994-10-12 1996-06-25 International Business Machines Corporation Passive interposer including at least one passive electronic component
JP3393420B2 (ja) * 1995-02-28 2003-04-07 ソニー株式会社 半導体装置
US6124606A (en) 1995-06-06 2000-09-26 Ois Optical Imaging Systems, Inc. Method of making a large area imager with improved signal-to-noise ratio
JP3076507B2 (ja) * 1995-06-13 2000-08-14 松下電子工業株式会社 半導体装置、半導体集積回路装置及びその製造方法
JP2904086B2 (ja) 1995-12-27 1999-06-14 日本電気株式会社 半導体装置およびその製造方法
US5990507A (en) * 1996-07-09 1999-11-23 Kabushiki Kaisha Toshiba Semiconductor device having ferroelectric capacitor structures
GB9617885D0 (en) * 1996-08-28 1996-10-09 Philips Electronics Nv Electronic device manufacture
EP0837503A3 (en) * 1996-10-16 1998-07-15 Digital Equipment Corporation Reference plane metallization on an integrated circuit
US6331722B1 (en) 1997-01-18 2001-12-18 Semiconductor Energy Laboratory Co., Ltd. Hybrid circuit and electronic device using same
US5982018A (en) 1997-05-23 1999-11-09 Micron Technology, Inc. Thin film capacitor coupons for memory modules and multi-chip modules
JPH1197525A (ja) * 1997-09-19 1999-04-09 Hitachi Ltd 半導体装置およびその製造方法
US5928968A (en) * 1997-12-22 1999-07-27 Vlsi Technology, Inc. Semiconductor pressure transducer structures and methods for making the same
KR100563122B1 (ko) * 1998-01-30 2006-03-21 다이요 유덴 가부시키가이샤 하이브리드 모듈 및 그 제조방법 및 그 설치방법
US6108212A (en) 1998-06-05 2000-08-22 Motorola, Inc. Surface-mount device package having an integral passive component
US6140155A (en) * 1998-12-24 2000-10-31 Casio Computer Co., Ltd. Method of manufacturing semiconductor device using dry photoresist film
US6274937B1 (en) 1999-02-01 2001-08-14 Micron Technology, Inc. Silicon multi-chip module packaging with integrated passive components and method of making
US6180976B1 (en) 1999-02-02 2001-01-30 Conexant Systems, Inc. Thin-film capacitors and methods for forming the same
JP3465617B2 (ja) 1999-02-15 2003-11-10 カシオ計算機株式会社 半導体装置
US6031293A (en) * 1999-04-26 2000-02-29 United Microelectronics Corporation Package-free bonding pad structure
JP2001060664A (ja) 1999-08-23 2001-03-06 Mitsubishi Electric Corp 半導体装置
SG99939A1 (en) 2000-08-11 2003-11-27 Casio Computer Co Ltd Semiconductor device

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7449772B2 (en) 2006-05-19 2008-11-11 Casio Computer Co., Ltd. Chip-type electronic component including thin-film circuit elements

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