JP5424747B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置に関し、特に、ウエハレベルチップサイズパッケージ（ＷＣＳＰ：Wafer Level Chip Size Package）に関する。
この種のウエハレベルチップサイズパッケージは、チップ状の半導体基板上に複数の外部接続用端子を配置した構造をとっている（特許文献１参照）。
従来は、前処理を終えた半導体ウエハをダイシングにより、複数の半導体チップに個片化し、その後ボンディング、樹脂モールド等によりパッケージ化していたが、より小型化、薄型化するために、ウエハの段階で半導体基板表面の端子パッドと外部接続端子間を接続する再配線、外部接続端子、樹脂封止等を形成した後に、個々のチップに切断してチップサイズのパッケージとするウエハレベルチップサイズパッケージが用いられるようになってきている。
図４（Ａ）は、従来のウエハレベルチップサイズパッケージを説明するための概略平面図であり、図４（Ｂ）は、図４（Ａ）のＸ４−Ｘ４線概略縦断面図、図４（Ｃ）は、図４（Ａ）のＹ４−Ｙ４線概略縦断面図である。
従来のウエハレベルチップサイズパッケージ１００では、半導体シリコン基板１０上に第１層層間絶縁膜１４が設けられ、第１層層間絶縁膜１４上に、第１再配線層１８が設けられ、第１再配線層１８上に、第２層層間絶縁膜２０が設けられ、第２層層間絶縁膜２０上に第２再配線層２４が設けられている。
第１再配線層１８には、配線１８２と第１層台座１８１とが設けられ、第２再配線層２４には、第２層台座２４１が設けられている。配線１８２の一端は、第１層層間絶縁膜１４に設けられたビアホール１６に露出する電極パッド１２に接続され、他端は、第１層台座１８１に接続されている。
第２層台座２４１は、第２層層間絶縁膜２０を介して第１層台座１８１の真上に設けられている。第１層台座１８１と第２層台座２４１との間の第２層層間絶縁膜２０には、ビアホール２２が設けられている。第２層台座２４１は第１層台座１８１より小さく、平面視で、第２層台座２４１の側面２３は、第１層台座１８１の側面１７の内側にある。平面視で、第１層台座１８１、第２層台座２４１は共に８角形である。
第２層台座２４１上には、ポスト電極２６が設けられ、全面が樹脂２８で被覆され、露出したポスト電極２６上には、半田ボール等で半田電極３０が形成されている。
特開２０００−２３５９７９号公報
このような構成の従来のウエハレベルチップサイズパッケージ１００では、第２層層間絶縁膜２０に、第１層台座１８１の側面１７の上端１９からほぼ真上に向かって、クラック４０が発生する場合がある。このクラック４０は、第１再配線層１８（第１層台座１８１）と第２層層間絶縁膜２０の熱膨張係数の違いにより、製造工程の熱履歴を経る際等に発生するものと考えられる。クラック４０が存在すると、耐湿性等の問題が生じてくる。なお、第１再配線層１８の第１層台座１８１ではなく、配線１８２上の第２層層間絶縁膜２０にはクラックは発生しない。
本発明の主な目的は、耐湿性に優れた半導体装置を提供することにある。
本発明によれば、
半導体基板の一主面上に設けられた第１の絶縁膜と、
前記第１の絶縁膜上の第１の配線層に設けられた第１の台座と、
前記第１の配線層上に設けられた第２の絶縁膜と、
前記第２の絶縁膜上の第２の配線層に設けられた第２の台座と、を備えた半導体装置であって、
前記第２の絶縁膜にはビアホールが設けられ、前記第１の台座と前記第２の台座は、前記ビアホール内に設けられた導電物により接続され、
前記一主面に垂直な方向から前記一主面に平行な平面に投影した場合に、前記第２の台座が前記第１の台座より大きく、前記第１の台座全体が前記第２の台座の内側にあり、前記ビアホールの開口面積が前記第１の台座の面積よりも大きく、前記ビアホールの側面よりも前記第１の台座の側面が内側にある半導体装置が提供される。
また、本発明によれば、
半導体基板の一主面上に設けられた第１の絶縁膜と、
前記第１の絶縁膜上の第１の配線層に設けられた第１の台座と、
前記第１の配線層上に設けられた第２の絶縁膜と、
前記第２の絶縁膜上の第２の配線層に設けられた第２の台座と、
前記第２の絶縁膜に設けられたビアホールと、
前記ビアホール内に設けられ、前記第１の台座と前記第２の台座とを接続する導電物と、を備えた半導体装置であって、
前記一主面に垂直な方向から前記一主面に平行な平面に投影した場合に、前記ビアホールの開口面積が前記第１の台座の面積よりも大きく、前記ビアホールの側面よりも前記第１の台座の側面が内側にある半導体装置が提供される。
本発明によれば、耐湿性に優れた半導体装置が提供される。
図１（Ａ）は、参考例の半導体装置を説明するための概略平面図であり、図１（Ｂ）は、図１（Ａ）のＸ１−Ｘ１線概略縦断面図、図１（Ｃ）は、図１（Ａ）のＹ１−Ｙ１線概略縦断面図である。 本発明の参考例の半導体装置の製造方法を説明するための概略縦断面図である。 図３（Ａ）は、本発明の好ましい実施の形態の半導体装置を説明するための概略平面図であり、図３（Ｂ）は、図３（Ａ）のＸ３−Ｘ３線概略縦断面図、図３（Ｃ）は、図３（Ａ）のＹ３−Ｙ３線概略縦断面図である。 図４（Ａ）は、従来の半導体装置を説明するための概略平面図であり、図４（Ｂ）は、図４（Ａ）のＸ４−Ｘ４線概略縦断面図、図４（Ｃ）は、図４（Ａ）のＹ４−Ｙ４線概略縦断面図である。
以下、参考例および本発明の好ましい実施の形態について図面を参照しながら説明する。
（参考例）
図１（Ａ）は、参考例の半導体装置を説明するための概略平面図であり、図１（Ｂ）は、図１（Ａ）のＸ１−Ｘ１線概略縦断面図、図１（Ｃ）は、図１（Ａ）のＹ１−Ｙ１線概略縦断面図である。
参考例のウエハレベルチップサイズパッケージ１００では、半導体シリコン基板１０の一主面１１上に第１層層間絶縁膜１４が設けられ、第１層層間絶縁膜１４上に、第１再配線層１８が設けられ、第１再配線層１８上に、第２層層間絶縁膜２０が設けられ、第２層層間絶縁膜２０上に第２再配線層２４が設けられている。
半導体シリコン基板１０には、トランジスタ等の集積回路を形成する素子（図示せず）が形成されている。これらの素子に接続してアルミニウムの電極パッド１２が半導体シリコン基板１０の一主面１１上に形成されている。
第１再配線層１８には、配線１８２と第１層台座１８１とが設けられ、第２再配線層２４には、第２層台座２４１が設けられている。配線１８２の一端は、第１層層間絶縁膜１４に設けられたビアホール１６に露出する電極パッド１２に接続され、他端は、第１層台座１８１に接続されている。
第１層層間絶縁膜１４および第２層層間絶縁膜２０は、例えば、ポリベンゾオキサゾール（ＰＢＯ）から構成されている。
第１再配線層１８および第２再配線層２４は、まず、スパッタリング法等により下地金属層を全面に形成し、その上に鍍金により例えばＣｕ層を全面に形成し、その後、鍍金により形成したＣｕ層をパターニングし、次に、下地金属層をパターニングすることにより形成する。下地金属層は、例えば、Ｔｉとその上のＣｕ層からなっている。
第２層台座２４１は、第２層層間絶縁膜２０を介して第１層台座１８１の真上に設けられている。第１層台座１８１と第２層台座２４１との間の第２層層間絶縁膜２０には、ビアホール２２が設けられている。ビアホール２２内には、第２層台座２４１が埋め込まれている。ビアホール２２内には、第２層台座２４１に代えて、他の導電物を埋め込むこともでき、その場合には、この導電物で第１層台座１８１と第２層台座２４１とを接続する。なお、第２層台座２４１を、第２層層間絶縁膜２０を介して第１層台座１８１の真上に設けているのは、ポスト電極の応力緩和の為である。
第１層台座１８１は第２層台座２４１より小さく、平面視で（一主面１１に垂直な方向から一主面１１に平行な平面に投影した場合に）、第１層台座１８１の側面１７は、第２層台座２４１の側面２３の内側にある。平面視で、第１層台座１８１、第２層台座２４１は共に８角形である。
第２層台座２４１上には、柱状電極としてのポスト電極２６が設けられ、全面が樹脂２８で被覆され、露出したポスト電極２６上には、半田ボール等で半田電極３０が形成されている。ポスト電極２６と半田電極３０で，ウエハレベルチップサイズパッケージ１００をプリント配線基板等と接続する外部接続部材を構成している。
参考例では、第１層台座１８１の側面１７は、第２層台座２４１の側面２３の内側にあるので、第２層層間絶縁膜２０に、第１層台座１８１の側面１７の上端１９からクラック４０が発生しても、クラック４０は、第２層台座２４１によって覆われるので、耐湿性が劣化するのを防止または抑制することができる。
クラック４０は、第１層台座１８１の側面１７の上端１９からほぼ真上に向かって発生するので、第１層台座１８１の側面１７は、第２層台座２４１の側面２３よりも、平面視で、好ましくは５０μｍ以上、より好ましくは１００μｍ以上内側にあることが好ましい。第１層台座１８１の側面１７および第２層台座２４１の側面２３が傾斜している場合には、第１層台座１８１の側面１７の上端が、第２層台座２４１の側面２３の下端よりも、平面視で、好ましくは５０μｍ以上、より好ましくは１００μｍ以上内側にあることが好ましい。
次に、図２を参照して、参考例のウエハレベルチップサイズパッケージ１００の製造方法を説明する。
図２（Ａ）を参照すれば、トランジスタ等の集積回路を形成する素子（図示せず）と電極パッド１２が形成されたウエハ状の半導体シリコン基板１０の一主面１１上に第１層層間絶縁膜１４を形成する。次に、第１層層間絶縁膜１４にビアホール１６を形成して電極パッド１２を露出する。その後、第１層層間絶縁膜１４上に第１再配線層１８を選択的に形成する。次に、第１再配線層１８上に、第２層層間絶縁膜２０を形成する。その後、第２層層間絶縁膜２０にビアホール２２を形成して、第１再配線層１８を露出する。次に、第２層層間絶縁膜２０上に第２再配線層２４を選択的に形成する。その後、第２再配線層２４の第２層台座２４１（図１参照）上にポスト電極２６を形成する。次に、表面全体を樹脂２８で被覆し、その後、切削加工により、ポスト電極２６の表面を露出させる。その後、ポスト電極２６上に、半田ボール等で半田電極３０を形成する。
次に、図２（Ｂ）に示すように、個々のチップに切断して、複数のウエハレベルチップサイズパッケージ１００を製造する。
（実施の形態）
図３（Ａ）は、本発明の好ましい実施の形態の半導体装置を説明するための概略平面図であり、図３（Ｂ）は、図３（Ａ）のＸ３−Ｘ３線概略縦断面図、図３（Ｃ）は、図３（Ａ）のＹ３−Ｙ３線概略縦断面図である。
本実施の形態では、第１層台座１８１と第２層台座２４１との間の第２層層間絶縁膜２０に設けるビアホール２２の大きさが参考例と異なり、ビアホール２２の大きさが異なる結果、ビアホール２２内に埋め込まれる第２層台座２４１の大きさも参考例と異なるが、他の構成は参考例と同じであり、製造方法も参考例と同じである。
本実施の形態では、平面視で、ビアホール２２の開口面積が第１層台座１８１の面積よりも大きく、ビアホール２２の側面２１よりも第１層台座１８１の側面１７が内側にある。このようにビアホール２２と第１層台座１８１を構成することにより、第１層台座１８１上には第２層層間絶縁膜２０が存在しなくなり、第１層台座１８１の側面１７の上端１９からクラックが発生することを防止できる。
なお、本実施の形態では、参考例と同じく、第１層台座１８１は第２層台座２４１より小さく、平面視で、第１層台座１８１の側面１７は、第２層台座２４１の側面２３の内側にある。しかしながら、本実施の形態では、ビアホール２２の開口面積が第１層台座１８１の面積よりも大きく、ビアホール２２の側面２１よりも第１層台座１８１の側面１７が内側にあるようにしているので、第２層台座２４１を第１層台座１８１と同じまたは第１層台座１８１より小さくしても、第１層台座１８１の側面１７の上端１９からクラックが発生することを防止できる。
１０ 半導体シリコン基板
１１ 一主面
１２ 電極パッド
１４ 第１層層間絶縁膜
１６ ビアホール
１７ 側面
１８ 第１再配線層
１８１ 第１層台座
１８２ 配線
１９ 上端
２０ 第２層層間絶縁膜
２２ ビアホール
２３ 側面
２４ 第２再配線層
２４１ 第２層台座
２６ ポスト電極
２８ 樹脂
３０ 半田電極
４０ クラック
１００ ウエハレベルチップサイズパッケージ

Claims (8)

  1. 半導体基板の一主面上に設けられた第１の絶縁膜と、
    前記第１の絶縁膜上の第１の配線層に設けられた第１の台座と、
    前記第１の配線層上に設けられた第２の絶縁膜と、
    前記第２の絶縁膜上の第２の配線層に設けられた第２の台座と、を備えた半導体装置であって、
    前記第２の絶縁膜にはビアホールが設けられ、前記第１の台座と前記第２の台座は、前記ビアホール内に設けられた導電物により接続され、
    前記一主面に垂直な方向から前記一主面に平行な平面に投影した場合に、前記第２の台座が前記第１の台座より大きく、前記第１の台座全体が前記第２の台座の内側にあり、前記ビアホールの開口面積が前記第１の台座の面積よりも大きく、前記ビアホールの側面よりも前記第１の台座の側面が内側にある半導体装置。
  2. 前記導電物が前記第２の台座の導電物で構成されている請求項１記載の半導体装置。
  3. 前記第２の台座上に設けられた柱状電極をさらに備える請求項１または２記載の半導体装置。
  4. 前記柱状電極上に設けられた半田バンプをさらに備える請求項３記載の半導体装置。
  5. 半導体基板の一主面上に設けられた第１の絶縁膜と、
    前記第１の絶縁膜上の第１の配線層に設けられた第１の台座と、
    前記第１の配線層上に設けられた第２の絶縁膜と、
    前記第２の絶縁膜上の第２の配線層に設けられた第２の台座と、
    前記第２の絶縁膜に設けられたビアホールと、
    前記ビアホール内に設けられ、前記第１の台座と前記第２の台座とを接続する導電物と、を備えた半導体装置であって、
    前記一主面に垂直な方向から前記一主面に平行な平面に投影した場合に、前記ビアホールの開口面積が前記第１の台座の面積よりも大きく、前記ビアホールの側面よりも前記第１の台座の側面が内側にある半導体装置。
  6. 前記導電物が前記第２の台座の導電物で構成されている請求項５記載の半導体装置。
  7. 前記第２の台座上に設けられた柱状電極をさらに備える請求項５または６記載の半導体装置。
  8. 前記柱状電極上に設けられた半田バンプをさらに備える請求項７記載の半導体装置。
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US20130341785A1 (en) * 2012-06-22 2013-12-26 Lei Fu Semiconductor chip with expansive underbump metallization structures
JP2020074352A (ja) * 2017-03-13 2020-05-14 三菱電機株式会社 半導体装置
US12009272B2 (en) * 2021-11-15 2024-06-11 Texas Instruments Incorporated Integral redistribution layer for WCSP

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05283467A (ja) * 1992-03-30 1993-10-29 Nec Corp 半導体集積回路装置
JPH0758711B2 (ja) * 1992-11-30 1995-06-21 日本電気株式会社 半導体集積回路装置
JPH11214504A (ja) * 1998-01-26 1999-08-06 Mitsubishi Electric Corp 半導体装置およびその製造方法
US6103552A (en) * 1998-08-10 2000-08-15 Lin; Mou-Shiung Wafer scale packaging scheme
JP3465617B2 (ja) 1999-02-15 2003-11-10 カシオ計算機株式会社 半導体装置
US6380003B1 (en) * 1999-12-22 2002-04-30 International Business Machines Corporation Damascene anti-fuse with slot via
US6815324B2 (en) * 2001-02-15 2004-11-09 Megic Corporation Reliable metal bumps on top of I/O pads after removal of test probe marks
JP4611943B2 (ja) * 2006-07-13 2011-01-12 Ｏｋｉセミコンダクタ株式会社 半導体装置

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