JP2555924B2 - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JP2555924B2 JP2555924B2 JP5086617A JP8661793A JP2555924B2 JP 2555924 B2 JP2555924 B2 JP 2555924B2 JP 5086617 A JP5086617 A JP 5086617A JP 8661793 A JP8661793 A JP 8661793A JP 2555924 B2 JP2555924 B2 JP 2555924B2
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- layer
- pad
- wiring
- interlayer insulating
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Wire Bonding (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に関し、特に
フリップチップ方式の半導体装置に関する。
フリップチップ方式の半導体装置に関する。
【０００２】
【従来の技術】近年、半導体チップ上に搭載する素子の
集積度が高くなり、外部回路との接続端子数が大幅に増
加したため、半導体チップの周縁部にのみパッドを設け
た構造では対応できなくなってきた。そこで、図３に示
すように、半導体チップ２１のほぼ全面に行列状に配列
した半田バンプ用のパッド２２が形成されるようになっ
た。
集積度が高くなり、外部回路との接続端子数が大幅に増
加したため、半導体チップの周縁部にのみパッドを設け
た構造では対応できなくなってきた。そこで、図３に示
すように、半導体チップ２１のほぼ全面に行列状に配列
した半田バンプ用のパッド２２が形成されるようになっ
た。
【０００３】図４は従来の半導体装置の一例を示す半導
体チップの断面図である。
体チップの断面図である。
【０００４】図４に示すように、半導体基板１の上に設
けた層間絶縁膜２の上に形成された配線１１ａ，１１ｂ
と配線１１ａ，１１ｂを含む表面に形成された層間絶縁
膜４と、層間絶縁膜４に設けた接続孔を介して配線１１
ａに接続され層間絶縁膜４の上に延在されたパッド８
と、パッド８を含む表面に堆積され且つパッド８の上に
開口部１０を設けた保護膜９とを備えて構成される。
けた層間絶縁膜２の上に形成された配線１１ａ，１１ｂ
と配線１１ａ，１１ｂを含む表面に形成された層間絶縁
膜４と、層間絶縁膜４に設けた接続孔を介して配線１１
ａに接続され層間絶縁膜４の上に延在されたパッド８
と、パッド８を含む表面に堆積され且つパッド８の上に
開口部１０を設けた保護膜９とを備えて構成される。
【０００５】
【発明が解決しようとする課題】この従来の半導体装置
は、パッドの幅よりも小さい線幅の配線の上や配線の肩
部の上にパッドが形成されているため、パッドに荷重が
加わると下層の配線の上端に応力が集中して層間絶縁膜
にクラックが発生し、リークやショート不良を生ずると
いう問題点があった。
は、パッドの幅よりも小さい線幅の配線の上や配線の肩
部の上にパッドが形成されているため、パッドに荷重が
加わると下層の配線の上端に応力が集中して層間絶縁膜
にクラックが発生し、リークやショート不良を生ずると
いう問題点があった。
【０００６】本発明の目的は、半導体チップの全面にパ
ッドを配置した場合の層間絶縁膜のクラックの発生を防
止した半導体装置を提供するこにある。
ッドを配置した場合の層間絶縁膜のクラックの発生を防
止した半導体装置を提供するこにある。
【０００７】
【課題を解決するための手段】本発明の半導体装置は、
半導体基板上に絶縁膜を介して設けた第１層配線と、前
記第１層配線上に設けた第１の層間絶縁膜と、前記第１
の層間絶縁膜上に設けた第２層配線と、前記第２層配線
上に設けた第２の層間絶縁膜と、前記２の層間絶縁膜上
に行列状に配列して設けた半田バンプ用パッドとを有す
る半導体チップを具備した半導体装置において、複数の
前記第２層配線が前記半田バンプ用パッドの径よりも広
い線幅を有して一方向に延在しており、それぞれの前記
半田バンプ用パッドはその全領域が前記第２の層間絶縁
膜を介して前記第２層配線上に位置しており、かつそれ
ぞれの前記半田バンプ用パッドと連続的に形成された該
半田バンプ用パッドの接続部が前記第２の層間絶縁膜上
を延在し該半田バンプ用パッドから離間して設けられた
接続孔を通して前記第２層、第１層配線を含む下層に位
置するそれぞれの所定箇所と接続したことを特徴とす
る。
半導体基板上に絶縁膜を介して設けた第１層配線と、前
記第１層配線上に設けた第１の層間絶縁膜と、前記第１
の層間絶縁膜上に設けた第２層配線と、前記第２層配線
上に設けた第２の層間絶縁膜と、前記２の層間絶縁膜上
に行列状に配列して設けた半田バンプ用パッドとを有す
る半導体チップを具備した半導体装置において、複数の
前記第２層配線が前記半田バンプ用パッドの径よりも広
い線幅を有して一方向に延在しており、それぞれの前記
半田バンプ用パッドはその全領域が前記第２の層間絶縁
膜を介して前記第２層配線上に位置しており、かつそれ
ぞれの前記半田バンプ用パッドと連続的に形成された該
半田バンプ用パッドの接続部が前記第２の層間絶縁膜上
を延在し該半田バンプ用パッドから離間して設けられた
接続孔を通して前記第２層、第１層配線を含む下層に位
置するそれぞれの所定箇所と接続したことを特徴とす
る。
【０００８】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００９】図１（ａ）〜（ｂ）は本発明の一実施例の
製造方法を説明するための工程順に示した半導体チップ
の断面図である。
製造方法を説明するための工程順に示した半導体チップ
の断面図である。
【００１０】まず、図１（ａ）に示すように、半導体基
板１の上に設けた層間絶縁膜２の上にアルミニウム膜又
はアルミニウム銅合金膜からなる線幅の小さい信号配線
等を含む第１層配線３ａ，３ｂ，３ｃ，３ｄを形成し、
これらの第１層配線３ａ，３ｂ，３ｃ，３ｄを含む表面
に酸化シリコン膜又は窒化シリコン膜等からなる第１の
層間絶縁膜４を形成する。次に、層間絶縁膜４に設けた
接続孔を介して第１層配線３ａと接続するアルミニウム
膜やアルミニウム銅合金膜等からなる第２層配線５ａや
第１層配線３ａ，３ｂ，３ｃの上にまたがって配置され
た第２層配線５ｂを層間絶縁膜４上に形成する。
板１の上に設けた層間絶縁膜２の上にアルミニウム膜又
はアルミニウム銅合金膜からなる線幅の小さい信号配線
等を含む第１層配線３ａ，３ｂ，３ｃ，３ｄを形成し、
これらの第１層配線３ａ，３ｂ，３ｃ，３ｄを含む表面
に酸化シリコン膜又は窒化シリコン膜等からなる第１の
層間絶縁膜４を形成する。次に、層間絶縁膜４に設けた
接続孔を介して第１層配線３ａと接続するアルミニウム
膜やアルミニウム銅合金膜等からなる第２層配線５ａや
第１層配線３ａ，３ｂ，３ｃの上にまたがって配置され
た第２層配線５ｂを層間絶縁膜４上に形成する。
【００１１】次に、図１（ｂ）に示すように、第２層配
線５ａ，５ｂを含む表面に回転塗布法によりシリカ膜又
はポリイミド膜を１〜５μｍの厚さに堆積して第２の層
間絶縁膜６を形成し、第２層配線５ａの上に接続孔７を
形成する。
線５ａ，５ｂを含む表面に回転塗布法によりシリカ膜又
はポリイミド膜を１〜５μｍの厚さに堆積して第２の層
間絶縁膜６を形成し、第２層配線５ａの上に接続孔７を
形成する。
【００１２】次に、図１（ｃ）に示すように、接続孔７
を含む表面にアルミニウム膜又はアルミニウム銅合金膜
を１〜１０μｍの厚さに堆積してパターニングし、接続
孔７を介して第２層配線５ａと接続し、第２層配線５ｂ
上に主要部を配置したパッド８を形成する。
を含む表面にアルミニウム膜又はアルミニウム銅合金膜
を１〜１０μｍの厚さに堆積してパターニングし、接続
孔７を介して第２層配線５ａと接続し、第２層配線５ｂ
上に主要部を配置したパッド８を形成する。
【００１３】次に、図１（ｄ）に示すように、パッド８
を含む表面にポリイミド膜等の保護膜９を形成し、パタ
ーニングして直径５０〜５００μｍの開孔部１０を形成
する。
を含む表面にポリイミド膜等の保護膜９を形成し、パタ
ーニングして直径５０〜５００μｍの開孔部１０を形成
する。
【００１４】図２は本発明の一実施例を示す半導体チッ
プの部分平面図である。
プの部分平面図である。
【００１５】図２に示すように、第１層配線（図示せ
ず）の上に配置して設けたパッドの径よりも線幅の大き
い第２層配線５ａ〜５ｅの上にパッド８を行列上に配置
して形成しており、半田バンプを設けるか又は半田バン
プと接合する領域のパッド８の主要部が必ずバンプ直下
の配線の上に存在するように配置している。例えば、配
線５ａと接続孔７を介して接続し配線５ａ上にパッド８
を配置したもの、配線５ａと接続し隣設した配線５ｂ上
にパッド８を配置したもの、下層の配線と接続したパッ
ド引出配線１２を介して接続し配線５ｄ上にパッド８を
配置したものがあり、それぞれ配線５ａ〜５ｅの上で且
つ下層の配線や半導体層と接続するための接続孔以外の
領域上にパッド８を設けることにより、パッド直下の配
線の端部に応力か集中することを回避して層間絶縁膜に
クラックが発生することを防いでいる。
ず）の上に配置して設けたパッドの径よりも線幅の大き
い第２層配線５ａ〜５ｅの上にパッド８を行列上に配置
して形成しており、半田バンプを設けるか又は半田バン
プと接合する領域のパッド８の主要部が必ずバンプ直下
の配線の上に存在するように配置している。例えば、配
線５ａと接続孔７を介して接続し配線５ａ上にパッド８
を配置したもの、配線５ａと接続し隣設した配線５ｂ上
にパッド８を配置したもの、下層の配線と接続したパッ
ド引出配線１２を介して接続し配線５ｄ上にパッド８を
配置したものがあり、それぞれ配線５ａ〜５ｅの上で且
つ下層の配線や半導体層と接続するための接続孔以外の
領域上にパッド８を設けることにより、パッド直下の配
線の端部に応力か集中することを回避して層間絶縁膜に
クラックが発生することを防いでいる。
【００１６】
【発明の効果】以上説明したように本発明は、一層下の
配線の直上にのみパッドを設けてパッドの直下に一層下
の配線の端部やこの一層下の配線と異層配線とを接続す
るための接続孔を配置させないことにより、層間絶縁膜
にかかる応力を抑えて層間絶縁膜のクラックをなくし、
クラックによる配線間のショート不良を防止する事が出
来る。
配線の直上にのみパッドを設けてパッドの直下に一層下
の配線の端部やこの一層下の配線と異層配線とを接続す
るための接続孔を配置させないことにより、層間絶縁膜
にかかる応力を抑えて層間絶縁膜のクラックをなくし、
クラックによる配線間のショート不良を防止する事が出
来る。
【図１】本発明の一実施例の製造方法を説明するための
工程順に示した半導体チップの断面図。
工程順に示した半導体チップの断面図。
【図２】本発明の一実施例を示す半導体チップの部分平
面図。
面図。
【図３】フリップチップ方式の半導体装置の一例を示す
半導体チップの平面図。
半導体チップの平面図。
【図４】従来の半導体装置の一例を示す半導体チップの
断面図。
断面図。
１ 半導体基板 ２，４，６ 層間絶縁膜 ３ａ，３ｂ，３ｃ，３ｄ 第１層配線 ５ａ，５ｂ，５ｃ，５ｄ，５ｅ 第２層配線 ７ 接続孔 ８，２２ パッド ９ 保護膜 １０ 開孔部 １１ａ，１１ｂ 配線 １２ パッド引出配線 ２１ 半導体チップ
Claims (1)
- 【請求項１】 半導体基板上に絶縁膜を介して設けた第
１層配線と、前記第１層配線上に設けた第１の層間絶縁
膜と、前記第１の層間絶縁膜上に設けた第２層配線と、
前記第２層配線上に設けた第２の層間絶縁膜と、前記２
の層間絶縁膜上に行列状に配列して設けた半田バンプ用
パッドとを有する半導体チップを具備した半導体装置に
おいて、複数の前記第２層配線が前記半田バンプ用パッ
ドの径よりも広い線幅を有して一方向に延在しており、
それぞれの前記半田バンプ用パッドはその全領域が前記
第２の層間絶縁膜を介して前記第２層配線上に位置して
おり、かつそれぞれの前記半田バンプ用パッドと連続的
に形成された該半田バンプ用パッドの接続部が前記第２
の層間絶縁膜上を延在し該半田バンプ用パッドから離間
して設けられた接続孔を通して前記第２層、第１層配線
を含む下層に位置するそれぞれの所定箇所と接続したこ
とを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5086617A JP2555924B2 (ja) | 1993-04-14 | 1993-04-14 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5086617A JP2555924B2 (ja) | 1993-04-14 | 1993-04-14 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06302605A JPH06302605A (ja) | 1994-10-28 |
| JP2555924B2 true JP2555924B2 (ja) | 1996-11-20 |
Family
ID=13891991
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5086617A Expired - Fee Related JP2555924B2 (ja) | 1993-04-14 | 1993-04-14 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2555924B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008091947A (ja) * | 2007-12-13 | 2008-04-17 | Renesas Technology Corp | 半導体装置 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100278010B1 (ko) * | 1998-01-07 | 2001-01-15 | 윤종용 | 절연층에서의균열발생이방지된반도체소자및균열방지방법 |
| JP4176961B2 (ja) * | 1998-06-12 | 2008-11-05 | 株式会社ルネサステクノロジ | 半導体装置 |
| JP2007027230A (ja) * | 2005-07-13 | 2007-02-01 | Sanyo Epson Imaging Devices Corp | 半導体装置、実装構造体、電気光学装置及び電子機器 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5485685A (en) * | 1977-12-20 | 1979-07-07 | Matsushita Electric Ind Co Ltd | Semiconductor device and its manufacture |
| JPS63152144A (ja) * | 1986-12-17 | 1988-06-24 | Hitachi Ltd | 半導体集積回路装置 |
| JPH02179434A (ja) * | 1988-12-29 | 1990-07-12 | Yamatake Honeywell Co Ltd | 二重遮断ガスバルブのリークチェック方法 |
-
1993
- 1993-04-14 JP JP5086617A patent/JP2555924B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008091947A (ja) * | 2007-12-13 | 2008-04-17 | Renesas Technology Corp | 半導体装置 |
| JP4585564B2 (ja) * | 2007-12-13 | 2010-11-24 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06302605A (ja) | 1994-10-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6118180A (en) | Semiconductor die metal layout for flip chip packaging | |
| US6756675B1 (en) | Semiconductor device and a method for making the same that provide arrangement of a connecting region for an external connecting terminal | |
| TWI449139B (zh) | 積體電路結構 | |
| US5707894A (en) | Bonding pad structure and method thereof | |
| US7714449B2 (en) | Semiconductor device with bonding pad support structure | |
| US4723197A (en) | Bonding pad interconnection structure | |
| US7521812B2 (en) | Method of wire bonding over active area of a semiconductor circuit | |
| US7786572B2 (en) | System in package (SIP) structure | |
| JP4136053B2 (ja) | 多層パッドを具備した半導体素子及びその製造方法 | |
| JP3521117B2 (ja) | 集積回路パッケージ | |
| US8115315B2 (en) | Semiconductor chips having redistributed power/ground lines directly connected to power/ground lines of internal circuits and methods of fabricating the same | |
| US6560862B1 (en) | Modified pad for copper/low-k | |
| US6927498B2 (en) | Bond pad for flip chip package | |
| JP5387407B2 (ja) | 半導体装置 | |
| KR20000076908A (ko) | 반도체 장치 및 그 제조 방법 | |
| US10515919B2 (en) | Bump-on-trace design for enlarge bump-to-trace distance | |
| JPH06204283A (ja) | 半導体用ボンドパッド | |
| JP2001168093A (ja) | 半導体装置 | |
| JP2919488B2 (ja) | 半導体集積回路装置 | |
| US7030492B2 (en) | Under bump metallurgic layer | |
| JP2555924B2 (ja) | 半導体装置 | |
| KR19990052264A (ko) | 다층 패드를 구비한 반도체 소자 및 그 제조방법 | |
| JP3106493B2 (ja) | 半導体装置 | |
| JP5424747B2 (ja) | 半導体装置 | |
| US6479375B2 (en) | Method of forming a semiconductor device having a non-peeling electrode pad portion |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19960709 |
|
| LAPS | Cancellation because of no payment of annual fees |