KR100278010B1 - 절연층에서의균열발생이방지된반도체소자및균열방지방법 - Google Patents

절연층에서의균열발생이방지된반도체소자및균열방지방법 Download PDF

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Abstract

본 발명은 다중금속층 반도체소자로서 금속층 레이아웃을 개선하여 금속배선간의 절연공간에서의 균열 발생이 방지된 반도체소자 및 상기 균열을 방지하는 방법에 관한 것이다. 본 발명은 금속배선 사이의 절연공간이 어긋나도록 금속배선을 배치하고 평행한 금속배선간의 절연공간을 약 4㎛ 이상 이격시켜 금속배선간의 응력을 균등하게 배분하고 금속배선의 팽창과 수축에 의해 발생하는 인장응력을 CVD막이 흡수할 수 있도록 하여 절연층에서의 균열 발생을 방지하는 것을 원리로 한다. 본 발명은 반도체 메모리소자는 물론이고 3∼6층의 금속층을 갖는 LSI 제품에 적용가능하다.

Description

절연층에서의 균열발생이 방지된 반도체소자 및 균열방지 방법 { Semiconductor device and method for preventing crack on insulating layers }
본 발명은 반도체소자에 관한 것으로, 보다 구체적으로는 다중금속층 반도체 소자로서 금속층 레이아웃을 개선하여 금속배선간의 절연공간에서의 균열 발생이 방지된 반도체소자 및 상기 균열을 방지하는 방법에 관한 것이다.
근래에 반도체소자의 고집적화와 빠른 속도가 요구되는 추세에 따라, 기존의 단일금속층(single metal layer)구조나 이중금속층(dual metal layer)구조에서 다중금속층(multilevel metal layer)구조로 반도체소자 제조기술이 점차 이전되고 있다. 이러한 다중금속층간의 절연막을 구성하기 위하여 CVD(chemical vapor deposition)방식을 이용하여 CVD절연막(CVD isolation film ; 이하, "CVD막")을 형성하는 방법이 널리 이용되고 있다.
CVD방식을 이용하면 막의 증착속도(deposition rate)가 빠르고 막두께 조절이 용이하다는 장점이 있지만, 강도면에서는 다소 취약한 단점이 있다. 즉, 금속층 위에 형성된 CVD막이 금속층의 상태나 레이아웃 등에 따라 취약해져 균열(crack)이 발생하는 경우가 있다. 일반적으로 균열은, 주로 금속층과 CVD막 사이의 응력(stress) 불균형 또는 열팽창계수 차이 때문에 발생한다. 다중금속층 구조, 특히 선폭이 30㎛ 이상인 광폭금속배선(wide metal) 구조에 있어서는, 적층 금속층(stacked metal layer)간 또는 좁은 간격으로 평행하게 형성된 금속배선간의 응력이 누적되고 열팽창을 견디지 못하여 균열이 발생할 확률이 높다.
도 1a, b를 참조하여 구체적으로 설명한다. 도 1a는 다중금속층 반도체소자의 적층금속(stacked metal) 구조에서의 금속배선간 좁은 절연공간에서 발생하는 균열을 나타내는 것으로서, 반도체소자의 수직적 측면으로의 균열을 나타낸다. 도 1b는 길이가 반도체소자의 크기에 비하여 긴 금속배선이 평행하게 배치된 경우에 평행 금속배선 사이의 절연공간에서 발생하는 균열을 나타내는 것으로서, 반도체소자의 수평적 측면으로의 균열을 나타낸다. 도 1a와 도 1b의 차이는, 도 1a는 임의 형상의 금속배선간의 절연공간이 적층별로 나란히 형성되어 있는 것을 나타내고, 도 1b는 길이가 긴 금속배선이 평행하게 배치된 경우에 금속배선 사이의 절연공간에서 길이 방향으로 균열이 발생하는 것을 나타낸다. 여기서 도 1b에는 팽행 금속배선 사이의 절연공간과 적층면에 걸쳐서 균열이 발생한 것을 나타내었다.
도 1a를 보면, 금속배선들(114와 114' 및 115와 115') 사이의 좁은 절연공간(d1)에서 적층금속층(112, 113)을 걸쳐 수직으로 균열(110)이 발생하였음을 알 수 있다. 이렇게 금속층에 걸쳐서 발생하는 균열은 각 금속층의 금속배선 선단(edge)에서의 인장응력(tensile stress)이 누적되어 금속배선 선단 부근의 CVD막(절연층 ; 116, 117, 118)의 응력이 약해져 생기는 것이다. 반도체소자 제조공정에는 400℃ 이상의 고온을 사용하는 공정이 많기 때문에 제반 공정은 금속층이 열적 팽창한 상태에서 진행되고 반도체소자를 설비에서 꺼내어(unload) 상온에 노출시키면 금속층은 다시 수축된다. 따라서, 금속배선 사이의 절연공간이 적층별로 나란하게 되어 있는 도 1a와 같은 구조에서는 온도의 변화에 따라 더욱 응력의 변화가 누적 가중되는 것이다. 특히, 금속배선간의 간격이 4㎛ 이하로 좁은 절연공간에서는 금속과 CVD막의 열팽창 차이가 더욱 심해져 균열 발생률이 더욱 증가한다.
도 1b는 50㎛ 이상의 길이를 갖는 금속배선(127, 127')이 서로 평행하게 형성된 금속층이 적층된 경우의 균열발생을 나타내는 것으로서, 금속배선(127, 127')의 길이방향으로의 열팽창률이 산화물(oxide)인 CVD막의 열팽창률보다 훨씬 크기 때문에, 금속의 수축과 팽창을 견디지 못하여 금속배선 사이의 좁은 절연공간(d1') 절연층에 균열(120)이 발생한 것이다. CVD막의 증착 과정에서 400℃ 이상의 고온으로 금속배선이 길이방향으로 열팽창된 상태에서 CVD막이 증착된 후, 설비에서 다시 꺼낼 때에 수축하는 금속의 열팽창 정도와 CVD막의 열팽창 정도가 서로 다르기 때문에 금속배선과 CVD막 사이의 계면(interface)에서 응력이 발생하는 것이다. 이러한 현상은 금속배선의 길이가 길수록, 또 선폭이 30㎛ 이상으로 반도체소자의 크기에 비하여 긴 경우에 가중되는데, 연성인 금속에서는 균열이 발생하지 않으나 경성인 CVD막에서는 계면의 응력으로 인하여 금속배선 부근의 취약한 부위에서 균열이 발생한다.
이와 같이, 균열이 생기면 균열의 틈 사이로 전자가 누설되어 절연 효과가 감소할 뿐만 아니라 금속배선이 서로 단락되어 반도체소자에 치명적인 불량이 된다. 특히 다중금속층 반도체소자에서는 텅스텐을 전면에 증착하여 접점(contact)을 연결하므로, 절연층에 균열이 생긴다면 텅스텐 증착시 균열 틈새로 텅스텐이 증착되어 불량이 더욱 심화된다.
이상에서와 같이, CVD막을 금속층간의 절연층으로 구성하는 다중금속층 반도체소자에서는 종래의 단일층 또는 이중층 구조에 비해 균열이 발생할 확률이 더욱 커지기 때문에 반도체소자 설계시에 절연층의 균열을 방지해야 할 필요성이 대두된다.
본 발명의 목적은 다중금속층의 레이아웃을 개선하여 절연층인 CVD막에서의 균열 발생을 방지한 반도체소자를 제공하는 것이다.
본 발명의 다른 목적은 다중금속층의 레이아웃을 개선하여 절연층인 CVD막에 발생하는 균열을 방지하는 방법을 제공하는 것이다.
도 1a는 종래의 다중금속층 반도체소자에서의 금속배선 사이의 절연공간에서 발생하는 균열을 나타내는 사시도,
도 1b는 종래의 다중금속층 반도체소자에서의 평행 금속배선간에 걸쳐서 발생하는 균열을 나타내는 사시도,
도 2는 도 1a의 경우에 본 발명을 적용한 실시예를 나타낸 사시도,
도 3은 도 1b의 경우에 본 발명을 적용한 실시예를 나타낸 사시도이다.
< 도면의 주요 부호에 대한 설명 >
110, 120 : 균열 111, 121, 21, 31 : 제1금속층
112, 122, 22, 32 : 제2금속층 113, 123, 23, 33 : 제3금속층
114, 114', 115, 115', 27, 27', 28, 28' : 금속배선
37, 37', 127, 127' : 금속배선
116, 24 : 제1절연층 117, 25 : 제2절연층
118, 26 : 제3절연층
본 발명은 금속배선의 배치시 절연공간이 적층금속층별로 어긋나도록 금속배선을 배치하여 금속배선간의 응력을 균등하게 배분하고 금속배선의 팽창과 수축에 의해 발생하는 인장응력을 CVD막이 흡수할 수 있도록 하여 금속배선간의 절연공간에서 균열이 발생하는 것을 방지하는 것을 원리로 한다.
이하, 도 2와 도 3을 참조하여 본 발명에 따른 실시예를 설명한다. 도 2는 도 1a의 경우에 발생하는 균열을 방지하기 위해 금속층의 레이아웃을 개선한 실시예를 나타낸다. 이 실시예는 제1금속층(21), 제2금속층(22), 제3금속층(23)이 절연층(24, 25, 26)에 의해 절연되어 적층된 구조로서, 각 금속층에 형성된 금속배선(27과 27', 28과 28') 사이의 절연공간(d2)이 어긋나도록 각 금속배선을 어긋나게 배치하였다. 이로써, 금속배선의 누적응력과 열적 팽창수축에 의한 CVD막의 균열을 방지할 수 있다. 이 때에 상기 각 금속배선(27과 27', 28과 28')간의 간격(d2)이 약 4㎛ 이상되도록 각 금속배선을 이격시키는 것이 바람직하다. 금속배선간의 간격이 약 4㎛ 이하로 좁을 때에는 금속과 CVD막의 열팽창 차이가 더욱 심해져 균열발생 확률이 더욱 증가하기 때문이다.
마찬가지로, 도 1b의 경우에 발생하는 균열을 방지하기 위해 도 3과 같이 금속배선을 형성하였다. 도 3은 평행한 금속배선(37, 37')간의 절연공간(d3)이 각 적층별(31, 32, 33)로 어긋나도록 배치한 실시예를 나타낸다. 이 실시예는 길이가 상대적으로 긴 금속배선이 평행하게 형성된 금속층이 적층된 것을 나타내는 것으로서, 각 금속배선간의 간격(d3)이 약 4㎛ 이상이 되도록 금속배선을 이격시켰고, 제1금속층(31), 제2금속층(32), 제3금속층(33)에 형성된 평행한 금속배선 사이의 절연공간(d3)이 적층별로 어긋나도록 금속배선을 설계하였다. 이로써, 각 금속배선에 대한 응력을 분배하여 CVD막에 균열이 발생하는 것을 방지할 수 있었다.
이상에서와 같이 본 발명에 따르면, 다중금속층 반도체소자의 절연막에서 발생하는 균열을 방지할 수 있기 때문에 절연층 균열에 의한 반도체소자 불량률을 감소시켜 반도체소자의 수율을 높일 수 있는 효과가 있다. 그에 따라 반도체소자의 집적도를 희생시키지 않고도 생산성을 증대시키는 효과가 생긴다.

Claims (5)

  1. 금속배선이 형성된 다수의 적층금속층이 절연층에 의해 절연되는 구조를 갖는 반도체소자에 있어서, 각 적층금속층에서 금속배선은 절연공간을 통해 이격되어 형성되고 상기 절연공간이 각 적층금속층별로 어긋나도록 금속배선이 배치되어 있으며,
    각 적층금속층의 금속배선간의 절연공간이 약 4㎛ 이상인 것을 특징으로 하는 반도체소자.
  2. 서로 평행하게 배치된 금속배선을 갖는 반도체소자에 있어서, 평행한 금속배선은 절연공간을 통해 이격되어 형성되고 상기 절연공간이 약 4㎛ 이상인 것을 특징으로 하는 반도체소자.
  3. 금속배선이 형성된 다수의 적층금속층이 절연층에 의해 절연되는 구조를 갖는 반도체소자에 있어서, 각 적층금속층에서 금속배선은 절연공간을 통해 이격되어 형성되고 금속배선간의 절연공간이 각 적층금속별로 어긋나도록 금속배선이 배치되어 금속배선간의 절연공간에서 발생하는 균열을 방지하는 것을 특징으로 하는 반도체소자의 절연층 균열방지 방법.
  4. 제 3 항에 있어서, 각 적층금속층의 금속배선간의 절연공간이 약 4㎛ 이상인 것을 특징으로 하는 반도체소자의 절연층 균열방지 방법.
  5. 서로 평행하게 배치된 금속배선을 갖는 반도체소자에 있어서, 평행한 금속배선은 절연공간을 통해 이격되어 형성되고 상기 절연공간이 약 4㎛ 이상인 것을 특징으로 하는 반도체소자의 절연층 균열방지 방법.
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