KR20030055135A - 반도체 장치 및 그 제조 방법 - Google Patents

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KR20030055135A
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하스누마마사히꼬
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Abstract

본 발명에 따른 반도체 장치는, 소자가 형성된 반도체 기판과, 상기 반도체 기판 상에 형성된 3 이하의 비유전률을 갖는 저유전율 절연막과, 상기 저유전율 절연막 내에 매립된 플러그 및 배선층과, 상기 저유전율 절연막과 상기 플러그 사이에서 상기 플러그 측면에 접하여 형성된 영율이 15㎬ 이상인 고영율 절연막을 포함한다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 저유전율 층간 절연막을 이용한 다층 배선 구조를 갖는 반도체 장치, 및 그 제조 방법에 관한 것이다.
최근, LSI의 동작을 고속화하기 위해서, 3 이하의 낮은 비유전률을 갖는 재료가 층간 절연막으로서 사용되고 있다. 이러한 저유전율 절연막은, 일반적으로 영율이 10㎬ 전후로부터 그 이하로 낮다. 배선 재료로서 이용되는 Cu의 선팽창 계수는 약 16 ppm으로 크지만, Cu 배선을 형성하는 경우에는, Ta나 Ti 등의 고융점 금속이나 그 화합물로 이루어지는 배리어 메탈층이, 층간 절연막과의 사이에 형성된다. 배리어 메탈의 선팽창 계수는 10ppm 이하로 Cu와 비교하여 작기 때문에, 어닐링이나 소결 등의 고온 프로세스 중에, Cu와의 선팽창 계수차에 기인하여, 배리어 메탈층에는 큰 열 응력이 생기게 된다.
저유전율 절연막의 영율이 충분히 크면, Cu의 열팽창을 억제하여, 배리어 메탈층에 걸리는 응력을 억제하는 것이 가능하다. 그러나, 상술한 바와 같이, 저유전율 절연막의 영율은 10㎬ 전후로부터 그 이하로 작다. 이 때문에, 배리어 메탈층에 걸리는 열 응력은 커져, 그 열 응력에 기인하여 저유전율 절연막에 크랙이 발생한다.
이러한 크랙의 발생이 가장 발생하기 쉬운 것이, 비아홀 주변이다. 도 1a내지 도 1c를 참조하여, 종래의 반도체 장치의 배선 구조에서의 이 문제에 대하여 설명한다.
우선, 도 1a에 도시한 바와 같이, 저유전율 절연막(1a)과 파괴 강도가 높은 캡 절연막(1b)과의 적층 구조로 이루어지는 절연막(1)을 반도체 기판(24) 상에 형성하고, 그 안에 배리어 메탈층(9)을 개재하여 하부 배선층(2)을 매립하여 형성한다. 또한, 에칭 스토퍼 절연막(3), 저유전율 절연막(4), 및 파괴 강도가 높은 캡 절연막(5)을 순차적으로 형성한다. 다음에, 도 1b에 도시한 바와 같이, 하부 배선층(2)에 접속하는 비아홀(6) 및 배선홈(7)을, 절연막(3, 4, 5)에 RIE(Reactive Ion Etching) 가공에 의해 형성한다. 이 때, 저유전율 절연막(4)의 표면은 RIE에 의해 손상을 받아, 파괴 강도가 작은 손상층(8)이 형성된다.
계속해서, 도 1c에 도시한 바와 같이, 배리어 메탈을 스퍼터링에 의해 비아홀(6) 및 배선홈(7)의 전면에 퇴적한다. 비아홀(6)의 측벽부에 형성되는 배리어 메탈층(9)은, 배선홈(7) 측벽, 배선홈(7) 및 비아홀(6) 저면에 비교하면 막 두께가 얇다. 계속해서, Cu 등의 도전성 재료(10)를 퇴적한 후, 어닐링이 행해진다. 고온에서의 어닐링 중에는 선팽창 계수차에 의한 인장 응력이 배리어 메탈층(9)에 작용한다.
특히, 비아홀(6) 측벽부에서는 배리어 메탈층(9)의 막 두께가 얇기 때문에, 이 인장 응력에 의해서 배리어 메탈층(9)에 크랙이 생길 우려가 있다. 배리어 메탈층(9)에 접하여 존재하고 있는 손상층(8)의 파괴 강도가 낮아, 배리어 메탈층(9)에서 생긴 크랙은 손상층(8)을 거쳐서 저유전율 절연막(4) 내에까지 전진하는 경우가 있다. 그 결과, 고온에서 압축 응력 상태에 있는 Cu 등의 도전성 재료(10)가 크랙에 의한 균열에 돌출하는 것에 기인하여 쇼트 불량이 발생하게 된다.
본 발명의 주된 목적은, 쇼트 불량이 생기지 않아, 고속으로 동작 가능한 반도체 장치 및 그 제조 방법을 제공하는 데에 있다.
도 1a 내지 도 1c는 종래의 반도체 장치에서의 배선 구조의 제조 공정을 도시하는 단면도.
도 2는 실시예 1의 반도체 장치에서의 배선 구조를 도시하는 단면도.
도 3은 비아 측벽의 배리어 메탈층에 작용하는 응력의 시뮬레이션에 의한 계산 결과를 도시하는 그래프.
도 4a 내지 도 4e는 실시예 1의 반도체 장치에서의 배선 구조의 제조 공정을 도시하는 단면도.
도 5는 실시예 1의 반도체 장치의 일부를 도시하는 단면도.
도 6a 내지 도 6f는 실시예 2의 반도체 장치에서의 배선 구조의 제조 공정을 도시하는 단면도.
도 7은 실시예 3의 반도체 장치에서의 배선 구조의 일례를 도시하는 단면도.
도 8a 내지 도 8e는 실시예 3의 반도체 장치에서의 배선 구조의 제조 공정을 도시하는 단면도.
도 9는 실시예 3의 반도체 장치에서의 배선 구조의 다른 예를 도시하는 단면도.
도 10은 실시예 3의 반도체 장치에서의 배선 구조의 다른 예를 도시하는 단면도.
도 11a 내지 도 11e는 도 10에 도시한 배선 구조의 제조 공정을 도시하는 단면도.
도 12는 실시예 3의 반도체 장치에서의 배선 구조의 다른 예를 도시하는 단면도.
도 13a 내지 도 13e는 도 12에 도시한 배선 구조의 제조 공정을 도시하는 단면도.
도 14는 실시예 3의 반도체 장치에서의 배선 구조의 다른 예를 도시하는 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1a : 저유전율 절연층
1b : 고강도 절연층
2 : 배선층
3 : 에칭 스토퍼 절연층
4 : 저유전율 절연막
5 : 캡 절연층
6 : 비아홀
7 : 배선홈
8 : 손상층
9 : 배리어 메탈층
10 : 도전 재료층
11a : 저유전율 절연층
11b : 고강도 절연층
12 : 배선층
13 : 실리콘 질화막
14 : 저유전율 절연막
15 : 비아홀
16 : 고영율 절연막
17 : 배선홈
18 : 배리어 메탈층
19 : 도전 재료층
19a : 플러그
19b : 배선층
20 : 실리콘 질화막
21 : 손상층
22 : 레지스트 패턴
23 : 금속막
23' : 금속 산화물로 이루어지는 고영율 절연막
24 : 반도체 기판
25 : 실리콘 산화막
26 : 알루미나로 이루어지는 고영율 절연막
30 : 능동 소자
31a, 31b : 소스·드레인 영역
32 : 소자 분리 절연막
33 : 게이트 절연막
34 : 게이트 전극
41 : 절연층
42 : 하부 배선층
43 : 실리콘 탄화막으로 이루어지는 스토퍼 절연막
44 : 다공질 유기 실리콘 산화막으로 이루어지는 저유전율 절연막
45 : 실리콘 탄화막으로 이루어지는 미드 스토퍼층
46 : 다공질 유기 실리콘 산화막으로 이루어지는 저유전율 절연막
47 : 유기 실리콘 산화막으로 이루어지는 캡 절연막
48 : 알루미나로 이루어지는 고영율 절연막
49 : 도전 재료층
49a : 플러그
49b : 배선층
50 : Al막
52, 53 : 방향족 탄화 수소 폴리머로 이루어지는 저유전율 절연막
54 : 탄화 알루미늄으로 이루어지는 고영율 절연막
본 발명의 하나의 양태에 따르면, 반도체 장치로서, 소자가 형성된 반도체 기판과, 상기 반도체 기판 상에 형성된 3 이하의 비유전률을 갖는 저유전율 절연막과, 상기 저유전율 절연막 내에 매립된 플러그 및 배선층과, 상기 저유전율 절연막과 상기 플러그 사이에서 상기 플러그 측면에 접하여 형성된 영율이 15㎬ 이상인 고영율 절연막을 포함한다.
본 발명의 다른 양태에 따르면, 반도체 장치의 제조 방법으로서, 소자가 형성된 반도체 기판 상에 절연막을 개재하여 하부 배선층을 형성하는 공정과, 상기 하부 배선층 상에 3 이하의 비유전률을 갖는 저유전율 절연막을 형성하는 공정과, 상기 저유전율 절연막에 비아홀을 형성하는 공정과, 상기 비아홀의 측면에, 15㎬ 이상의 영율을 갖는 고영율 절연막을 형성하는 공정과, 측면에 상기 고영율 절연막이 형성된 비아홀을 갖는 상기 저유전율 절연막에 배선홈를 형성하는 공정과, 상기 하부 배선층과 전기적으로 접속하도록, 상기 비아홀 및 배선홈이 형성된 상기 저유전율 절연막의 전면에 배리어 메탈 및 도전성 재료를 순차적으로 퇴적하는 공정과, 상기 저유전율 절연막 상의 상기 배리어 메탈 및 상기 도전성 재료를 제거하여, 표면에 배리어 메탈층을 갖는 플러그 및 상부 배선층을 상기 비아홀 내 및 상기 배선홈 내에 각각 형성하는 공정을 포함한다.
본 발명의 또 다른 양태에 따르면, 반도체 장치의 제조 방법으로서, 소자가 형성된 반도체 기판 상에, 절연막을 개재하여 하부 배선층을 형성하는 공정과, 상기 하부 배선층 상에 3 이하의 비유전률을 갖는 저유전율 절연막을 형성하는 공정과, 상기 저유전율 절연막에 비아홀 및 배선홈을 형성하는 공정과, 상기 비아홀 및 배선홈이 형성된 상기 저유전율 절연막의 표면에, Ta, Ti, Nb, 및 Al으로 이루어지는 그룹으로부터 선택되는 적어도 1종의 금속을 포함하는 금속 산화물로 이루어지며, 15㎬ 이상의 영율을 갖는 고영율 절연막을 형성하는 공정과, 상기 하부 배선층과 전기적으로 접속하도록, 상기 고영율 절연막이 형성된 상기 저유전율 절연막의 전면에 도전성 재료를 퇴적하는 공정과, 상기 저유전율 절연막 상의 상기 도전성 재료를 제거하고, 상기 비아홀 내 및 상기 배선홈 내에 플러그 및 상부 배선층을 각각 형성하는 공정을 포함한다.
이하, 도면을 참조하여 본 발명의 실시 형태를 상세히 설명한다.
<실시예 1>
도 2는 본 발명의 실시예 1에 따른 반도체 장치에서의 배선 구조를 도시하는 단면도이다.
도시한 바와 같이, 반도체 기판(24) 상에는 배리어 메탈층(18)을 개재하여 하부 배선층(12)이 매립하여 형성된 절연층(11)이 형성되어 있다. 절연층(11)은, 이하에 설명하는 바와 같은 저유전율 절연막(11a)과, 실리콘 산화막, 실리콘 질화막, 실리콘 탄화막 등의 파괴 강도가 높고 캡층으로서 기능하는 고강도 절연막(11b)과의 적층 구조로 형성되어 있지만, 단층으로 형성할 수도 있다. 절연층(11) 상에는 에칭 스토퍼층으로서 작용하는 실리콘 질화막(13)(비유전률=7.0, 영율=100㎬) 및 저유전율 절연막(14)이 순차적으로 형성된다. 저유전율 절연막(14)으로서는, 예를 들면, SiO(CH3)x(비유전률=2.5, 영율=10㎬ 이하)를 이용할 수 있다. 또한, 하이드로디엔실세스키옥산, 카본 함유 SiO2막(SiOC), 다공질 실리카막, 고분자막, 비정질 카본막(F 도핑) 등을 이용하여 저유전율 절연막(14)을 형성해도 된다. 이들 재료의 영율은 모두 10㎬ 이하 정도이다.
저유전율 절연막(14)에는 상부 배선층(19b)이 매립하여 형성되고, 이 상부 배선층(19b)은 플러그(19a)에 의해 하부 배선층(12)에 접속되어 있다. 또, 상부 배선층(19b) 및 플러그(19a)는, 그 표면에 배리어 메탈층(18)을 갖고 있다. 배리어 메탈층(18)은 Ta, Ti, Nb, 이들을 포함하는 합금, 이들의 화합물, 또는 이들의 적층막으로 구성할 수 있다. 또한, 상부 배선층(19b) 및 플러그(19a) 등의 도전 재료층(19)은 Cu, Al 또는 이들을 포함하는 합금으로 구성할 수 있다.
플러그(19a) 측면의 배리어 메탈층(18)과 저유전율 층간 절연막(14) 사이에는, 영율 15㎬ 이상의 고영율 절연막(16)이 형성되어 있다. 고영율 절연막(16)으로서는, 예를 들면, 실리콘 산화막(비유전률=4.0, 영율=60㎬), 실리콘 질화막(비유전률=7.0, 영율=100㎬)을 이용할 수 있다. 또한, 실리콘산 질화막(비유전률=4.0∼5.0, 영율=80∼100㎬), 실리콘 탄질화막(비유전률=4.0∼5.0, 영율=100㎬)을 이용해도 된다.
여기서, 도 3의 그래프로, 비아 측벽의 배리어 메탈층에 작용하는 응력의 시뮬레이션에 의한 계산 결과를 도시한다. 배리어 메탈층에 접하는 절연층의 영율이 15㎬ 미만이 되면, 배리어 메탈층에 작용하는 응력이 급격히 증가하는 것이 도 3의 그래프에 나타나 있다. 이 응력 집중에 의해서 배리어 메탈층에 크랙이 생긴다.
그래서, 본 발명의 실시 형태에 있어서는, 15㎬ 이상의 영율을 갖는 고영율 절연막을 비아홀의 측면에 형성함으로써, 배리어 메탈층에서의 응력의 증가를 방지하는 것을 가능하게 하였다. 또한, 고영율 절연막은 높은 파괴 강도를 갖고 있기 때문에, 가령 배리어 메탈층에서 크랙이 발생한 곳에서, 이 크랙이 저유전율 절연막까지 전진하는 것은 피할 수 있다.
비아홀의 측면에 형성되는 고영율 절연막의 막 두께는, 적어도 1㎚이면 그 효과를 현저하게 발휘할 수 있다. 단, 지나치게 두텁게 형성된 경우에는 층간 절연막의 유전율의 상승이라는 문제점을 일으킬 우려가 있기 때문에, 그 상한은 100㎚ 정도로 그치는 것이 요구된다.
또, 도 2에 도시되는 배선 구조에 있어서는, 상술한 바와 마찬가지인 고영율 절연막(16)은 저유전율 절연막(14) 상에도 형성되어 캡층으로서 기능한다. 이러한 고영율 절연막(16) 및 상부 배선층(19b) 상에는 실리콘 질화막(20)이 배치된다.
도 4a∼도 4e를 참조하여, 도 2에 도시한 배선 구조의 형성 방법을 설명한다.
우선, 도 4a에 도시한 바와 같이, 반도체 기판(24) 상에 저유전율절연막(11a) 및 고강도 절연층(11b)를 순차적으로 퇴적하여 절연막(11)을 형성하고, 표면에 배리어 메탈층(18)을 갖는 하부 배선층(12)을 절연막(11)에 매립하여 형성한다. 또한, 에칭 스토퍼막으로서 작용하는 실리콘 질화막(13)을 플라즈마 CVD법에 의해 형성한 후, 예를 들면 SiO(CH3)x를 이용하여 저유전율 절연막(14)을 스핀 도포법에 의해 형성한다.
다음에, 도 4b에 도시한 바와 같이, 저유전율 절연막(14)에 비아홀(15)을 RIE 가공에 의해 형성한다. 이 때, 저유전율 절연막(14) 표면에는 RIE에 의한 손상층(21)이 형성된다.
이렇게 해서 생긴 손상층(21)을 불산을 이용한 웨트 에칭에 의해 제거한 후, 비아홀(15)이 형성된 저유전율 절연막(14)의 전면에, 도 4c에 도시한 바와 같이, 고영율 절연막(16)으로서의 실리콘 산화막을 플라즈마 CVD법에 의해 형성한다. 여기서 형성된 실리콘 산화막은 영율 60㎬, 막 두께 50㎚이다.
또한, 도 4d에 도시한 바와 같이, 저유전율 절연막(14) 및 고영율 절연막(16)의 비아홀(15)을 포함하는 영역에, 배선홈(17)을 RIE 가공에 의해 형성한다. 배선홈(17)의 RIE 가공에 의해서, 비아홀(15) 바닥부의 고영율 절연막(16)은 제거되지만, 저유전율 절연막(14) 상의 고영율 절연막(16)은 그대로 남고, 이것은 캡층으로서 기능한다. 배선홈(17)의 측벽 및 저면의 저유전율 절연막(14) 표면에는 RIE에 의한 손상층(21)이 생기지만, 이것은 특히 문제가 되지 않는다. 그 후, 비아홀(15) 바닥부의 실리콘 질화막(13)을 RIE에 의해 제거하여 하부배선층(12)의 표면을 노출시킨다.
다음에, 도 4e에 도시한 바와 같이, 전면에 Ta, Ti, Nb, TaN, TiN, NbN 중 어느 하나, 혹은 2 종류 이상을 포함하는 적층막을 150℃ 정도에서 퇴적하여, 배리어 메탈층(18)을 형성한다. 또한, 도금의 시드가 되는 Cu를 퇴적한 후, 도전 재료로서의 Cu를 도금 법에 의해 퇴적하여, 비아홀(15) 및 배선홈(17)의 내부에 도전 재료층(19)을 매립한다. 그 후, 포밍 가스 중에서 400℃ 정도의 어닐링을 행한다.
마지막으로, 저유전율 절연막(14) 상의 배선홈(17) 이외의 영역에 퇴적된 배리어 메탈층(18) 및 도전 재료층(19)을 CMP법에 의해 제거하고, 플라즈마 CVD법을 이용하여 실리콘 질화막(20)을 전면에 형성함으로써, 도 2에 도시한 배선 구조가 얻어진다.
이렇게 해서 형성된 배선 구조를 갖는 반도체 장치의 일부를 도 5에 도시한다. 도시한 반도체 장치에서의 반도체 기판(24)에는 소자 분리 절연막(32)에 둘러싸인 영역에 소스·드레인 영역(31a, 31b)이 이격하여 형성되고, 그 사이에 게이트 절연막(33)을 개재하여 게이트 전극(34)이 형성되어 있다. 이렇게 해서 능동 소자(30)가 형성된 반도체 기판(24) 상에 도 1에 도시한 것과 마찬가지의 배선 구조가 형성되어 있다.
도 5에 도시하는 반도체 장치의 배선 구조에 있어서는, 이미 설명한 바와 같이, 가장 크랙이 발생하기 쉬운 비아 측벽 부분은 영율이 15㎬ 이상의 고영율 절연막(16)에 의해서 덮어져 있다. 이 때문에, 배리어 메탈층(18)에 걸리는 열 응력이 억제된다. 더구나, 손상층은 제거되어 있기 때문에, 파괴 강도가 낮은 영역은 비아 측벽 부분에는 존재하지 않는다. 이 비아 측벽 부분에 형성된 고영율 절연막(16)은, 상술한 바와 같이 높은 파괴 강도를 갖는 것에 기인하고, 어닐링이나 그 후의 소결 공정을 거쳐도, 저유전율 절연막(14)에 크랙이 발생하는 것은 없었다.
<실시예 2>
도 6a∼도 6f는 본 발명의 실시예 2에 따른 반도체 장치의 배선 구조의 형성 방법을 도시하는 단면도이다.
우선, 전술한 실시예 1과 마찬가지의 방법에 의해, 절연막(11)에 매립된 하부 배선층(12), 에칭 스토퍼막으로서 작용하는 실리콘 질화막(13), 및 저유전율 절연막(14)을, 도 6a에 도시한 바와 같이 반도체 기판(24) 상에 순차적으로 형성한다.
다음에, 도 6b에 도시한 바와 같이, 레지스트 패턴(22)을 에칭 마스크로 한 RIE 가공에 의해, 비아홀(15)을 저유전율 절연막(14)에 형성한다. 저유전율 절연막(14) 표면에는 RIE에 의한 손상층(21)이 형성된다.
레지스트 패턴(22)을 제거하기 전에, 도 6c에 도시한 바와 같이, 15㎬ 이상의 영율을 갖는 고영율 절연막(16)을 플라즈마 CVD법에 의해 전면에 형성한다. 고영율 절연막(16)으로서는, 이미 설명한 바와 같이 실리콘 산화막 혹은 실리콘 질화막을 이용할 수 있다. 고영율 절연막(16)을 형성하기 전에, 저유전율 절연막(14) 표면의 손상층(21)을 실시예 1에서 설명한 바와 같은 방법에 의해 제거해도 된다.
레지스트 패턴(22) 및 그 위에 형성된 고영율 절연막(16)을 도 6d에 도시한바와 같이 리프트-오프에 의해 제거한 후, 도 6e에 도시한 바와 같이, 저유전율 절연막(14)에 배선홈(17)을 RIE 가공에 의해 형성한다. 배선홈(17)의 측벽 및 저면의 저유전율 절연막(14)에는 RIE에 의한 손상층(21)이 형성되지만, 이것은 문제로는 되지 않는다. 그 후, 비아홀(15) 바닥부의 실리콘 질화막(13)을 RIE에 의해 제거하여, 하부 배선층(12)의 표면을 노출시킨다.
또한, 실시예 1의 경우와 마찬가지의 방법에 의해, 비아홀(15) 및 배선홈(17) 내에 배리어 메탈층(18) 및 도전 재료층(19)을 매립한 후, 실리콘 질화막(20)을 전면에 형성함으로써, 도 6f에 도시한 바와 같은 배선 구조가 얻어진다.
이렇게 해서 형성된 배선 구조를 갖는 반도체 장치에서는, 가장 크랙이 발생하기 쉬운 비아 측벽 부분은, 영율이 15㎬ 이상인 고영율 절연막(16)에 의해 덮어져 있다. 이 때문에, 배리어 메탈층(18)에 걸리는 열 응력이 억제된다. 또한, 고영율 절연막(16)은 파괴 강도가 높기 때문에, 어닐링이나 그 후의 소결 공정을 거쳐도, 저유전율 절연막(14)에 크랙이 발생하는 것은 없었다.
<실시예 3>
도 7에, 실시예 3에 따른 반도체 장치에서의 배선 구조의 단면도를 도시한다.
도시한 배선 구조에 있어서는, 반도체 기판(24) 상에는 하부 배선층(12)이 매립하여 형성되고, 저유전율 절연막(11a)와 고강도 절연막(11b)과의 적층 구조로 이루어지는 절연층(11)이 형성되어 있다, 이 절연층(11) 상에는 에칭 스토퍼층으로서의 실리콘 질화막(13)(비유전률=7.0, 영율=100㎬) 및 저유전율 절연막(14)이 순차적으로 형성된다. 저유전율 절연막(14)으로서는, 예를 들면, SiO(CH3)x(비유전률=2.5, 영율=10㎬ 이하)를 이용할 수 있다. 또한, 하이드로젠 실세스키옥산, 카본 함유 SiO2막(SiOC), 및 다공질 실리카 등의 산화물계의 재료를 이용하여 본 실시예에서의 저유전율 절연막(14)을 형성해도 된다.
저유전율 절연막(14)에는, 상부 배선층(19b)가 매립하여 형성되고, 이 상부 배선층(19b)는 플러그(19a)에 의해 하부 배선층(12)에 접속되어 있다. 또, 상부 배선층(19b) 및 플러그(19a)는 그 표면에 배리어 메탈층(18)을 갖고 있다. 저유전율 절연막(14)과 배리어 메탈층(18)과의 계면에는 금속 산화물층으로 이루어지는 15㎬ 이상의 영율을 갖는 고영율 절연막(23')이 형성되어 있다.
고영율 절연막(23')으로서 이용되는 금속 산화물층은, Ta, Ti, Nb, 및 Al으로 이루어지는 그룹으로부터 선택되는 적어도 1종의 금속을 함유하는 산화물이다. 이 금속 산화물층은, 이하에 설명한 바와 같이, 고온에서 스퍼터 성막함으로써, 혹은 금속막을 형성한 후 어닐링을 실시함으로써 형성할 수 있다. 이러한 금속을 함유하는 산화물층은, 100∼200㎬ 정도의 높은 영율을 갖고 있기 때문에, 비아홀의 측면에 형성함으로써 배리어 메탈층의 응력의 증가를 방지할 수 있다. 더구나, 여기서 형성되는 금속 산화물층은, 실리콘 산화막이나 실리콘 질화막과 마찬가지로 높은 파괴 강도를 갖고 있기 때문에, 가령 배리어 메탈층(18)에서 크랙이 발생한 곳에서, 이 크랙이 저유전율 절연막(14)까지 전진하는 것은 피할 수 있다.
이미 설명한 바와 같은 이유에서, 금속 산화물로 이루어지는 고영율절연막(23')의 막 두께는 1㎚ 이상 100㎚ 이하로 하는 것이 요구된다.
도 7에 도시되는 배선 구조에 있어서는, 저유전율 절연막(14) 상에는 실리콘 산화막(25) 및 실리콘 질화막(20)이 배치된다.
도 8a∼도 8e를 참조하여, 도 7에 도시한 배선 구조의 형성 방법을 설명한다.
우선, 실시예 1과 마찬가지의 방법에 의해, 도 8a에 도시한 바와 같이, 절연막(11)에 매립된 배선층(12), 에칭 스토퍼로서 작용하는 실리콘 질화막(13), 및 저유전율 절연막(14)을 형성한다. 저유전율 절연막(14) 상에는 캡층으로서 작용하는 실리콘 산화막(25)을 플라즈마 CVD법에 의해 형성한다.
다음에, 실리콘 질화막(13), 저유전율 절연막(14) 및 실리콘 산화막(25)을 포함하는 절연층에, 도 8b에 도시한 바와 같이, 하부 배선층(12)에 접속하는 비아홀(15) 및 배선홈(17)를 RIE 가공에 의해 형성한다. 이 때, 저유전율 절연막(14)의 표면에는 RIE에 의한 손상층(21)이 형성된다.
이 손상층(21)의 영역에, 도 8c에 도시한 바와 같이 Ta, Ti, Nb 또는 Al을 포함하는 금속 산화물층으로 이루어지는 고영율 절연막(23')을 형성한다. Ta, Ti 또는 Nb를 포함하는 금속 산화물층은 진공 중, 300∼450℃ 정도에서 Ta, Ti 또는 Nb를 스퍼터 성막함으로써 형성할 수 있다. 고온에서의 스퍼터에 의해, 이러한 금속은 저유전율 절연막(14)의 손상층(21) 내에 확산하여, 이 저유전율 절연막(14)과 반응하여 금속 산화물층으로 이루어지는 고영율 절연막(23')이 형성된다. 한편, Al을 포함하는 금속 산화물층은 스퍼터법이나 MOCVD법에 의해 Al막을 성막한 후,100∼450℃ 정도에서 어닐링을 행함으로써 형성된다. 이 때의 분위기는 한정되지 않고, 진공 중, 포밍 가스 중에서 행할 수 있다. 어닐링에 의해서, Al은 저유전율 절연막(14)의 손상층(21) 내에 확산하여, 이 저유전율 절연막(14)과 반응하여 금속 산화물층으로 이루어지는 고영율 절연막(23')이 형성된다.
이러한 고영율 절연막(23')이 저유전율 절연막(14) 표면에 형성됨으로써, 손상층(21)은 소실하였다고 할 수 있다. 어느 경우에도, 비아홀(15)의 바닥부 및 실리콘 산화막(25) 표면 등의 저유전율 절연막(14) 이외의 부분에서는, 상술한 바와 같은 금속의 반응이 생기지 않기 때문에 도 8c에 도시된 바와 같이 금속막(23)이 형성된다.
또, Ta, Ti 및 Nb는, 단체로 Cu 배리어성을 갖고 있기 때문에, 금속 산화물을 형성할 때에 막 두께를 제어하여, 그 표면에 금속막을 남긴 경우에는, 배리어 메탈층으로서 이용할 수 있다. 또한, Al은 알루미나의 상태에서 Cu 배리어성을 갖고 있기 때문에, 금속 산화물층 자체를 배리어층으로서 이용할 수 있다. 따라서, 퇴적된 Al막을 전 막 두께에 걸쳐 산화하여 알루미나층을 형성한 경우에는, 배리어 메탈층을 별도로 형성하지 않고서 Cu 배선을 매립하는 것이 가능해진다. 이것은, 공정 삭감의 측면에서 매우 유리하다. 필요한 막 두께가 확보되면, 금속 산화물층의 표면에 금속 Al 층이 잔류해도 된다.
다음에, 실시예 1의 경우와 마찬가지의 방법에 의해, 비아홀(15) 및 배선홈(17) 내에, 필요에 따라서 형성되는 배리어 메탈층(18) 및 도전 재료층(19)을 매립한 후, 포밍 가스 중에서 어닐링을 행함으로써, 도 8d에 도시한 바와 같은구조가 얻어진다.
마지막으로, 실리콘 산화막(25) 상의 배선홈(17) 이외의 영역에 퇴적된 배리어 메탈층(18), 도전 재료층(19) 및 미반응의 금속막(23)을 CMP에 의해 제거하고, 전면에 플라즈마 CVD법을 이용하여 실리콘 질화막(20)을 전면에 형성함으로써, 도 8e에 도시한 바와 같은 배선 구조가 형성된다.
이렇게 해서 형성된 배선 구조를 갖는 반도체 장치에서는, 가장 크랙이 발생하기 쉬운 비아 측벽 부분은, 영율이 15㎬ 이상인 금속 산화물로 이루어지는 고영율 절연막(23)에 의해 덮어져 있다. 이 때문에, 배리어 메탈층(18)에 걸리는 열 응력이 억제된다. 여기서의 고영율 절연막(23), 파괴 강도가 낮은 손상층(21) 내에 금속이 확산함으로써 형성되기 때문에, 손상층(21)은 소실하여, 높은 파괴 강도를 갖는 고영율 절연막(23')이 배리어 메탈층(18)에 접촉하여 배치된다. 따라서, 어닐링이나 그 후의 소결 공정을 거쳐도, 저유전율 절연막(14)에 크랙이 발생하지는 않았다.
이미 설명한 바와 같이, 도 8c에서의 고영율 절연막(23')을 형성할 때, Al막을 퇴적하여 모든 막 두께에 걸쳐서 산화하여 알루미나층을 형성한 경우에는 별도로 배리어 메탈층을 형성할 필요는 없다. 즉, 배리어층으로서도 이용되는 고영율 절연막을 한번의 공정에서 형성하는 것이 가능하다. 이 경우의 배선 구조를 도 9에 도시한다. 도시한 배선 구조는 배리어 메탈층을 형성하지 않은 것 이외에는 상술한 바와 마찬가지의 방법에 의해 형성할 수 있고, 플러그(19a)의 측면에는 Al을 함유하는 금속 산화물(알루미나)층으로 이루어지는 고영율 절연막(26)이 접촉하여형성되어 있다.
이러한 배선 구조를 갖는 반도체 장치에서도, 가장 크랙이 발생하기 쉬운 비아 측벽 부분에서는 손상층(21)이 소실하여, 높은 파괴 강도를 가짐과 함께 영율이 15㎬ 이상인 알루미나층으로 이루어지는 고영율 절연막(26)에 의해서 덮어져 있다. 따라서, 어닐링이나 그 후의 소결 공정을 거쳐도, 저유전율 절연막(14)에 크랙이 발생하지는 않았다.
도 9에 도시한 배선 구조는, 도 10에 도시한 바와 같이 변경할 수 있다.
도시한 배선 구조에 있어서는, 반도체 기판(24) 상에는 하부 배선층(42)이 매립하여 형성된 절연층(41)이 형성되어 있다. 이 절연층(41)은 저유전율 절연막과 고강도 절연막과의 적층 구조로 구성할 수도 있다. 또한, 하부 배선층(42)은 표면에 배리어 메탈층이 형성되어 있어도 된다. 혹은, 이 하부 배선층(42)에 접하는 절연층(41)의 표면을 알루미나층으로 할 수도 있다.
절연층(41) 상에는 실리콘 탄 질화막으로 이루어지는 스토퍼 절연막(43), 다공질 유기 실리콘 산화막으로 이루어지는 저유전율 절연막(44), 실리콘 탄 질화막으로 이루어지는 미드 스토퍼층(45), 다공질 유기 실리콘 산화막으로 이루어지는 저유전율 절연막(46), 및 유기 실리콘 산화막으로 이루어지는 캡 절연막(47)이 순차적으로 적층된다.
이러한 적층 구조에는, 상부 배선층(49b)가 매립하여 형성되고, 이 상부 배선층(49b)은 플러그(49a)에 의해 하부 배선층(42)에 접속되어 있다. 또, 상부 배선층(49b) 및 플러그(49a)와 저유전율 절연막(44, 46) 및 캡 절연막(47) 사이에는알루미나로 이루어지는 고영율 절연막(48)이 형성되어 있다.
도 11a∼도 11e를 참조하여, 도 10에 도시한 배선 구조의 형성 방법을 설명한다.
우선, 절연층(41)에 매립된 배선층(42), 실리콘 탄 질화막으로 이루어지는 스토퍼 절연막(43), 다공질 유기 실리콘 산화막으로 이루어지는 저유전율 절연막(44), 실리콘 탄 질화막으로 이루어지는 미드 스토퍼층(45), 및 다공질 유기 실리콘 산화막으로 이루어지는 저유전율 절연막(46)을 순차적으로 형성한다. 저유전율 절연막(46) 상에는, 캡층으로서 작용하는 유기 실리콘 산화막(47)을 형성한다.
다음에, 스토퍼 절연막(43) 및 미드 스토퍼층(45)을, 각각 에칭 스토퍼로 하여, 하부 배선층(42)에 접속하는 비아홀 및 배선홈을 RIE 가공에 의해 이들 절연막에 형성한다. 저유전율 절연막(44, 46)의 표면에는, 이미 설명한 바와 같이 손상층(도시하지 않음)이 형성된다. 또 여기서는, 비아홀 바닥부의 스토퍼 절연막(43)을 제거할 때에, 배선홈 저면의 미드 스토퍼층(45)도 더불어 제거된다. 그 후, 실시예 3과 마찬가지의 방법에 의해, 도 11a에 도시한 바와 같이 전면에 Al막(50)을 형성한다.
계속되는 어닐링에 의해서, 저유전율 절연막(44, 46)과 Al막(50)과의 계면에는, 도 11b에 도시한 바와 같이 알루미나층으로 이루어지는 고영율 절연막(48)이 형성된다. 또한, 캡 절연막(47)이 유기 실리콘 산화막으로 구성되어 있기 때문에, 그 상면 및 측면에도 알루미나층으로 이루어지는 고영율 절연막(48)이 형성된다.
계속해서, 웨트 에칭에 의해 미반응의 Al을 제거하여, 도 11c에 도시한 바와 같이 알루미나층으로 이루어지는 고영율 절연막(48)을 노출한다. 이 때, 배선홈 및 비아홀의 측면에는, 스토퍼층(43, 45)이 노출하는 영역이 존재하지만, 이들도 Cu 배리어성을 갖고 있다.
그 후, 전면에 Cu 시드막(도시하지 않음)을 형성하고, 도 11d에 도시한 바와 같이 도전 재료층(49)을 Cu 전해 도금에 의해 매립하여 형성한다. 홈 이외의 영역에 퇴적된 도전 재료층(49)을 CMP에 의해 도 11e에 도시한 바와 같이 제거한다. 마지막으로, 캡층(47) 상면의 고영율 절연막(48)을 CMP에 의해 더 제거함으로써, 도 10에 도시한 바와 같은 배선 구조가 얻어진다.
이러한 구조는 배선홈의 저면에 알루미나층으로 이루어지는 고영율 절연막(48)이 형성되어 있기 때문에, 이것에 기인하여 상층 배선층(49b)와 층간 절연막과의 밀착성이 향상된다. 더구나, 도 9에 도시한 배선 구조와 비교하면, 비아홀 바닥부에 Al막이 존재하지 않기 때문에, 다음과 같은 이점이 얻어진다. 즉, 하부 배선층(42)과 비아 플러그와의 계면 저항이 저하함과 함께, 상하층의 배선의 도전 재료가 이종 재료에 의해서 분단되지 않기 때문에, 일렉트로마이그레이션 내성 및 스트레스 보이드 내성이 향상된다.
또한, 도 12에 도시한 바와 같은 구조로 변경하는 것도 가능하다.
도 12에 도시한 배선 구조는 상층 배선층(49b)의 저면에 실리콘 탄질화막으로 이루어지는 미드 스토퍼층(45)이 존재하는 것 이외는, 도 10에 도시한 것과 마찬가지이다.
도 13a∼도 13e를 참조하여, 도 12에 도시한 배선 구조의 형성 방법을 설명한다.
우선, 미드 스토퍼층(45)의 막 두께를 두껍게 형성하는 것 이외는, 도 11a의 경우와 마찬가지로, 각 절연층(41, 43, 44, 45, 46, 47)을 형성하여, RIE 가공에 의해 비아홀 및 배선홈을 형성한다. 이 때, 미드 스토퍼층(45)은, 비아홀 바닥부의 스토퍼 절연막(43)의 제거 시에도, 막 두께가 두껍기 때문에 완전하게는 제거되지 않고 잔류한다. 그 후, 상술한 바와 마찬가지의 방법에 의해, 도 13a에 도시한 바와 같이 전면에 Al막(50)을 형성한다.
계속되는 어닐링에 의해서, 저유전율 절연막(44, 46)과 Al막(50)과의 계면에는, 도 13b에 도시한 바와 같이 알루미나층으로 이루어지는 고영율 절연막(48)이 형성된다. 또한, 캡 절연막(47)이 유기 실리콘 산화막으로 구성되어 있기 때문에, 그 상면 및 측면에도 알루미나층으로 이루어지는 고영율 절연막(48)이 형성된다.
계속해서, 웨트 에칭에 의해 미반응의 Al을 제거하고, 도 13c에 도시한 바와 같이 알루미나층으로 이루어지는 고영율 절연막(48)을 노출한다. 또한, 상술한 바와 마찬가지의 방법에 의해 도 13d에 도시한 바와 같이 도전 재료층(49)을 형성하고, 홈 이외의 영역에 퇴적된 도전 재료층(49)을 도 13e에 도시한 바와 같이 제거한다. 마지막으로, 캡층(47) 상면의 고영율 절연막(48)을 제거함으로써, 도 12에 도시한 바와 같은 배선 구조가 얻어진다.
이러한 배선 구조는 배선홈의 저면에 실리콘 탄질화막으로 이루어지는 미드 스토퍼층(45)이 존재한다. 이 실리콘 탄질화막은, 알루미나보다 저유전율이기 때문에, LSI 동작의 고속화에 유리하다.
또한, 도 14에 도시한 바와 같은 구조로 변경할 수도 있다.
도시한 배선 구조는 저유전율 절연막(52, 53)을 방향족 탄화 수소 폴리머로 구성하고, Cu 도전 재료층(49)과의 계면에 탄화 알루미늄으로 이루어지는 고영율 절연막(54)이 형성된 것 이외는, 도 10에 도시한 것과 마찬가지다. 즉, 방향족 탄화 수소 폴리머를 이용하여 저유전율 절연막을 형성하는 것 이외는, 도 11a∼도 11e와 마찬가지의 방법에 의해 형성할 수 있다. Al은 방향족 탄화 수소 폴리머와 반응하여, 탄화 알루미늄으로 이루어지는 고영율 절연막(54)이 형성된다.
이러한 탄화 알루미늄에 대해서도, 알루미나와 마찬가지로, 15㎬ 이상의 영율을 가질뿐만 아니라, 단체로 배리어성을 갖고 있어, Cu 배선의 배리어층으로서 이용할 수 있다.
이상 상술한 바와 같이, 본 발명의 양태에 따르면, 쇼트 불량이 생기지 않아, 고속으로 동작 가능한 반도체 장치 및 그 제조 방법이 제공된다.
본 발명은 저유전율 층간 절연막을 이용한 다층 배선 구조의 형성에 매우 유효하게 이용되어, 그 공업적 가치는 절대적이다.

Claims (20)

  1. 소자가 형성된 반도체 기판과,
    상기 반도체 기판 상에 형성된 3 이하의 비유전률을 갖는 저유전율 절연막과,
    상기 저유전율 절연막 내에 매립된 플러그 및 배선층과,
    상기 저유전율 절연막과 상기 플러그 사이에서 상기 플러그 측면에 접하여 형성된 영율이 15㎬ 이상인 고영율 절연막
    을 포함하는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서,
    상기 고영율 절연막은, 실리콘 산화막 또는 실리콘 질화막을 포함하고, 상기 플러그는 표면에 배리어 메탈층을 갖는 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서,
    상기 저유전율 절연막 상에 형성되고, 영율이 15㎬ 이상인 고영율 절연막으로 이루어지는 캡층을 더 포함하는 것을 특징으로 하는 반도체 장치.
  4. 제1항에 있어서,
    상기 고영율 절연막은, Ta, Ti, Nb, 및 Al으로 이루어지는 그룹으로부터 선택되는 적어도 1종의 금속을 함유하는 금속 산화물층을 포함하는 것을 특징으로 하는 반도체 장치.
  5. 제4항에 있어서,
    상기 고영율 절연막은, Ta, Ti, 및 Nb로 이루어지는 그룹으로부터 선택되는 적어도 1종의 금속을 함유하는 금속 산화물층을 포함하고, 상기 플러그는, 표면에 배리어 메탈층을 갖는 것을 특징으로 하는 반도체 장치.
  6. 제4항에 있어서,
    상기 고영율 절연막은 알루미나로 이루어지고, 상기 플러그는 Cu로 이루어지는 것을 특징으로 하는 반도체 장치.
  7. 제1항에 있어서,
    상기 저유전율 절연막은 15㎬ 미만의 영율을 갖는 것을 특징으로 하는 반도체 장치.
  8. 제1항에 있어서,
    상기 플러그 측면에 접하여 형성된 상기 고영율 절연막의 막 두께는, 1㎚ 이상 100㎚ 이하인 것을 특징으로 하는 반도체 장치.
  9. 소자가 형성된 반도체 기판 상에, 절연막을 개재하여 하부 배선층을 형성하는 공정과,
    상기 하부 배선층 상에 3 이하의 비유전률을 갖는 저유전율 절연막을 형성하는 공정과,
    상기 저유전율 절연막에 비아홀을 형성하는 공정과,
    상기 비아홀의 측면에, 15㎬ 이상의 영율을 갖는 고영율 절연막을 형성하는 공정과,
    측면에 상기 고영율 절연막이 형성된 비아홀을 갖는 상기 저유전율 절연막에 배선홈을 형성하는 공정과,
    상기 하부 배선층과 전기적으로 접속하도록, 상기 비아홀 및 배선홈이 형성된 상기 저유전율 절연막의 전면에 배리어 메탈 및 도전성 재료를 순차적으로 퇴적하는 공정과,
    상기 저유전율 절연막 상의 상기 배리어 메탈 및 상기 도전성 재료를 제거하여, 표면에 배리어 메탈층을 갖는 플러그 및 상부 배선층을, 상기 비아홀 내 및 상기 배선홈 내에 각각 형성하는 공정
    을 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제9항에 있어서,
    상기 비아홀을 형성한 후, 상기 비아홀의 측면에 상기 고영율 절연막을 형성하기 전의 상기 저유전율 절연막에, 불산에 의한 웨트 에칭 처리를 실시하는 공정을 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  11. 제9항에 있어서,
    상기 고영율 절연막은, 상기 비아홀의 측면 외에 상기 저유전율 절연막 상에도 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  12. 제9항에 있어서,
    상기 비아홀의 측면에 형성된 상기 고영율 절연막은, 실리콘 산화막 또는 실리콘 질화막으로 이루어지는 것을 특징으로 하는 반도체 장치의 제조 방법.
  13. 제9항에 있어서,
    상기 저유전율 절연막은 15㎬ 미만의 영율을 갖는 반도체 장치의 제조 방법.
  14. 제9항에 있어서,
    상기 고영율 절연막은 1㎚ 이상 100㎚ 이하의 막 두께로 형성되는 반도체 장치의 제조 방법.
  15. 소자가 형성된 반도체 기판 상에 절연막을 개재하여 하부 배선층을 형성하는 공정과,
    상기 하부 배선층 상에 3 이하의 비유전률을 갖는 저유전율 절연막을 형성하는 공정과,
    상기 저유전율 절연막에 비아홀 및 배선홈을 형성하는 공정과,
    상기 비아홀 및 배선홈이 형성된 상기 저유전율 절연막의 표면에, Ta, Ti, Nb, 및 Al으로 이루어지는 그룹으로부터 선택되는 적어도 1종의 금속을 함유하는 금속 산화물을 포함하며, 15㎬ 이상의 영율을 갖는 고영율 절연막을 형성하는 공정과,
    상기 하부 배선층과 전기적으로 접속하도록, 상기 고영율 절연막이 형성된 상기 저유전율 절연막의 전면에 도전성 재료를 퇴적하는 공정과,
    상기 저유전율 절연막 상의 상기 도전성 재료를 제거하여, 상기 비아홀 내 및 상기 배선홈 내에 플러그 및 상부 배선층을 각각 형성하는 공정
    을 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  16. 제15항에 있어서,
    상기 금속 산화물은, 상기 비아홀 및 배선홈이 형성된 상기 저유전율 절연막의 표면에 Ta, Ti, 및 Nb로 이루어지는 그룹으로부터 선택되는 적어도 1종의 금속을 300℃ 이상의 고온에서 퇴적하여 상기 저유전율 절연막과 반응시킴으로써 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  17. 제15항에 있어서,
    상기 저유전율 절연막의 전면에 상기 도전성 재료를 퇴적하기 전에, 배리어메탈을 퇴적하는 공정을 더 포함하고, 상기 플러그 및 상기 상부 배선층은 표면에 배리어 메탈층을 갖고 상기 비아홀 내 및 상기 배선홈 내에 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  18. 제15항에 있어서,
    상기 금속 산화물은, 상기 비아홀 및 배선홈이 형성된 상기 저유전율 절연막의 표면에 Al을 퇴적한 후, 열 처리를 실시하여 상기 저유전율 절연막과 반응시킴으로써 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  19. 제15항에 있어서,
    상기 저유전율 절연막은 15㎬ 미만의 영율을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  20. 제15항에 있어서,
    상기 고영율 절연막은 1㎚ 이상 100㎚ 이하의 막 두께로 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
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