JP4199206B2 - 半導体装置の製造方法 - Google Patents

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Description

本発明は、特に貫通電極を有する半導体装置及びその半導体装置の製造方法に関する。
近年、コンピューターや通信機器を中心とした電子機器の小型化と高機能化に伴い、半導体装置には小型化、高密度化および高速化が要求されるようになった。そのため、複数個の半導体チップを積層したいわゆる３次元チップと言われる小型、高密度化を図った半導体装置が提案されている。半導体基板に貫通電極を形成し複数個チップを重ねる方法として、例えば特許文献１に示すような方法が提案されている。
また、半導体基板に貫通電極を形成し、半導体基板裏面より直接実装して小型化を図る半導体装置が提案されている。例えば、受光センサーの実装構造体として、特許文献２に示すような方法が提案されている。
上記のようにシリコン基板に貫通電極を有する半導体装置の製造方法において、貫通孔内壁絶縁膜を形成する方法として、特許文献３に示すような電着による絶縁膜形成方法がある。
ここで、図５（ａ）〜（ｆ）を用いて、従来の貫通電極を有する半導体装置の製造方法について説明する。図５（ａ）〜（ｆ）は、この半導体装置の製造工程を示す断面図である。
まず、図５（ａ）に示すように、半導体基板１０の上面に素子形成部１１を形成する。
次に、図５（ｂ）に示すように、フォトレジストパターン１２を形成し、フォトレジストパターン１２をマスクとして用いて、反応性イオンエッチング（ＲＩＥ）等の方法により素子形成部１１及び半導体基板１０を順次エッチングし、基板表面から１００μｍ程度の孔１３を形成する。
次に、図５（ｃ）に示すように、素子形成部１１上と孔１３の側壁面にＬＰＣＶＤ法を用いてシリコン酸化膜１４を形成する。
次に、電気めっきの陰極となるシード膜１５をシリコン酸化膜１４上に堆積する。そして、これを陰極として孔１３の内部をＣｕ１６で充填する。さらに、ＣＭＰを用いて孔１３以外のＣｕ１６とシード膜１５とシリコン酸化膜１４を除去し、図５（ｄ）に示す構造を得る。
次に、図５（ｅ）に示すように、半導体基板１０の裏面を研削し、Ｃｕ１６を裏面に露出させる。
次に、図５（ｆ）に示すように、半導体基板１０の裏面にＳｉＮやＳｉＯ2等の裏面絶縁膜１７を形成する。
以上の工程により、貫通電極を有する半導体装置が得られる。
特開平１０−２２３８３３号公報 特開２００１−３５１９９７号公報 特開２００３−２８９０７３号公報
上記構成の貫通電極を有する半導体装置の製造方法では、孔１３の側壁部にＬＰＣＶＤ法によりシリコン酸化膜を形成しているが、このような方法を用いた場合には、処理温度の低温化が難しく、特に１００℃以下では酸化膜膜質が悪く絶縁耐性が悪化してしまう。また、膜形成レートが小さく、膜形成に時間が長くかかってしまう。その結果、プロセスコストが増大してしまうという問題点があった。
電着による絶縁物形成の場合、１００℃以下の低温で処理ができるが、半導体基板に電圧を印加しなければならず、半導体であるシリコン基板ではウェハ面内に均一に電圧を印加することが出来ず、膜厚がばらつき、最悪の場合、絶縁膜が形成できず、シリコン基板との絶縁が保持できないという不具合があった。
従って、従来の方法では、１００℃以下といった低温プロセスで良質の絶縁膜を孔の側壁に形成することが困難であった。
本発明は係る事情に鑑みてなされたものであり、低温プロセスで良質の絶縁膜を孔の側壁に形成することが可能な半導体装置の製造方法を提供するものである。
課題を解決するための手段及び発明の効果
本発明の半導体装置の製造方法は、半導体基板に形成された孔の側壁に酸化物が絶縁性を有する金属薄膜を形成し、この金属薄膜を酸化して絶縁性の金属酸化膜を形成する工程を有することを特徴とする。
本発明によれば、まず金属薄膜を孔の側壁に形成し、これを酸化することによって孔の側壁に絶縁膜を形成する。金属薄膜は、低温プロセスでも均一に形成することが可能であり、金属薄膜の酸化は、低温で行うことができるため、本発明によれば、低温プロセスで良質の絶縁膜を孔の側壁に形成することが可能でき、絶縁膜形成時に半導体装置に熱ダメージを与えることを防止することができる。
（第１実施形態）
本発明の第１実施形態の半導体装置の製造方法は、半導体基板に形成された孔の側壁に酸化物が絶縁性を有する金属薄膜を形成し、この金属薄膜を酸化して絶縁性の金属酸化膜を形成する工程を有することを特徴とする。
半導体基板としては、Ｓｉ基板やＧａＡｓ基板など半導体装置の製造に使用可能な種々の基板を用いることができる。基板には、予め表面に素子形成部（トランジスタ、ダイオード、抵抗、コンデンサ、インダクタ、配線等からなる。）を形成しておくことが好ましい。
孔は、貫通孔であっても非貫通孔であってもよい。孔の断面形状は、円形、多角形、溝形など用途に応じて、適宜決定することができる。
金属薄膜は、酸化物が絶縁性を有する種々の金属を用いて形成することができるが、アルミニウム又はタンタルを用いて形成することが好ましい。なぜなら、これらの金属を用いると、酸化後に緻密で絶縁耐圧の高い絶縁膜が得られるからである。また、金属薄膜は、種々の方法で形成できるが、スパッタ法で形成することが好ましい。なぜなら、低温で良質な金属薄膜の形成が可能だからである。
金属薄膜は、種々の方法で酸化することができるが、低温で酸化を行うために陽極酸化法で酸化することが好ましい。
上記工程の後、孔の内部に金属酸化膜を介して導電材料を充填する工程をさらに備えてもよい。充填した導電材料を基板の表面及び裏面に露出させて貫通電極を形成するためである。
また、基板に非貫通孔を形成した場合には、充填した導電材料が裏面に露出するように、半導体基板の裏面を研削する工程をさらに備えてもよい。充填した導電材料を裏面にも露出させることによって、貫通電極を形成することができる。
（第２実施形態）
本発明の第２実施形態の半導体装置の製造方法は、半導体基板に形成された孔の側壁及び基板表面に酸化物が絶縁性を有する金属薄膜を形成し、この金属薄膜の基板表面上の一部を酸化防止膜で覆い、金属薄膜の露出した部分を酸化して絶縁性の金属酸化膜を形成する工程を有することを特徴とする。
第２実施形態は、第１実施形態に類似しているが、金属薄膜の基板表面上の一部を酸化防止膜で覆う工程を備える点が異なっている。以下、第１実施形態と異なる点を説明する。
酸化防止膜で覆われた部分は、酸化されないので、酸化工程の後でも導電性を保っている。従って、この部分を配線等として利用することができる。酸化防止膜は、酸化を防止する機能を有していればよく、例えばフォトレジストパターンからなる。
（第３実施形態）
本発明の第３実施形態の半導体装置の製造方法は、半導体基板に形成された貫通孔の側壁及び基板裏面に酸化物が絶縁性を有する金属薄膜を形成し、この金属薄膜を酸化して絶縁性の金属酸化膜を形成する工程を有することを特徴とする。
第３実施形態は、第１実施形態に類似しているが、孔が貫通孔である点と、基板裏面にも金属薄膜を形成する点が異なっている。以下、第１実施形態と異なる点を説明する。
本実施形態では、貫通孔の側壁及び基板裏面に金属薄膜を形成し、この薄膜を酸化するので、側壁の絶縁膜と裏面の絶縁膜とを同時に形成することができる。
（第４実施形態）
本発明の第４実施形態の半導体装置は、半導体基板に貫通孔が形成され、前記貫通孔側壁には絶縁性の金属酸化膜が形成され、前記貫通孔内には導電材料が充填されていることを特徴とする。
この半導体装置は、上記第１〜第３実施形態の何れの製造方法を用いても製造することができる。従って、本実施形態の半導体装置は、均一な側壁の絶縁膜を有しており、高い歩留まりで製造することができる。
以下、実施例に基づいて、本発明の半導体装置の製造方法を詳細に説明する。
図１は、本実施例の半導体装置の構造を示す断面図である。本実施例の半導体装置では、シリコンウエハからなる半導体基板１０上には素子形成部１１が形成され、それぞれを貫通する貫通孔が形成され、貫通孔側壁には、絶縁性の金属酸化膜１９が形成され、貫通孔内には、シード膜１５を介して金属からなる導電材料１６が充填されている。半導体基板１０の裏面には裏面絶縁膜１７が形成されている。
以下、図２（ａ）〜（ｇ）を用いて、この半導体装置の製造方法について説明する。なお、図２（ａ）〜（ｇ）は、本実施例の半導体装置の製造工程を示す断面図である。
まず、図２（ａ）に示すように、半導体基板１０の表面に素子形成部１１を形成する。
次に、図２（ｂ）に示すように、フォトレジストパターン１２を形成し、フォトレジストパターン１２をマスクとして用いて、反応性イオンエッチング（ＲＩＥ）等の方法により素子形成部１１及び半導体基板１０を順次エッチングし、基板表面から１００μｍ程度の孔１３を形成する。この時の条件としては、素子形成部１１のシリコン酸化膜は、ＣＦ4／Ｏ2系ガスでエッチングし、半導体基板１０のシリコンは、ＳＦ6／Ｏ2系ガスでエッチングする。エッチング温度は、１００℃以下とする。なお、本実施例では、孔１３は、非貫通孔としているが、貫通孔としてもよい。
次に、図２（ｃ）に示すように、素子形成部１１上と孔１３の側壁面にスパッタ法を用いてアルミニウム薄膜１８を膜厚２００〜１００００Åで形成する。本実施例での具体的な成膜条件は、温度１００℃以下で、印加電圧は３ｋＷ、ガス流量はアルゴン５０ＳＣＣＭ、圧力０．４Ｐａである。
次に、図２（ｄ）に示すように、素子形成部１１上と孔１３の側壁面に陽極酸化法を用いて陽極酸化膜１９を形成する。陽極酸化法は、アルミニウム薄膜１８の一端を直流電源の正極側を接続し、試料を３％リン酸アンモニウム溶液中に浸すことによって行う。このときの温度は、室温（１０〜３０℃程度）とする。直流電源の負極側には炭素棒を接続し、アルミニウム薄膜試料とは５ｃｍ程度の距離を隔てて同じ溶液中に浸す。陽極酸化膜の形成は、５〜５０Ｖの電圧を印加して行う。アルミニウム薄膜１８は、表面付近から徐々に酸化され、酸化反応が完全に進行するまで電圧を印加する。目標とする膜厚は２００〜１００００Åとする。
次に、電気めっきの陰極となるシード膜１５を陽極酸化膜１９上に堆積する。そして、これを陰極として孔１３の内部をＣｕ１６で充填する。さらに、ＣＭＰを用いて孔１３以外のＣｕ１６とシード膜１５と陽極酸化膜１９を除去し、図２（ｅ）に示す構造を得る。
次に、図２（ｆ）に示すように、半導体基板１０の裏面を研削し、Ｃｕ１６を裏面に露出させる。
次に、図２（ｇ）に示すように、半導体基板１０の裏面にＳｉＮやＳｉＯ2等の裏面絶縁膜１７を形成する。
本実施例の半導体装置の製造方法によれば、孔の側壁絶縁膜を室温で形成できるため素子への熱ダメージを抑制することが可能となる。
以下、図３（ａ）〜（ｈ）を用いて、実施例２の半導体装置の製造方法について説明する。なお、図３（ａ）〜（ｈ）は、本実施例の半導体装置の製造工程を示す断面図である。
まず、図３（ａ）に示すように、半導体基板１０の上面に素子形成部１１を形成する。次に、図３（ｂ）に示すように、フォトレジストパターン１２を形成し、フォトレジストパターン１２をマスクとして用いて、反応性イオンエッチング（ＲＩＥ）等の方法により素子形成部１１及び半導体基板１０を順次エッチングし、基板表面から１００μｍ程度の孔１３を形成する。この時の条件は、素子形成部１１のシリコン酸化膜は、ＣＦ4／Ｏ2系ガスでエッチングする。半導体基板１０のシリコンは、ＳＦ6／Ｏ2系ガスでエッチングする。エッチング温度は、１００℃以下とする。
次に、図３（ｃ）に示すように、素子形成部１１上と孔１３の側壁面にスパッタ法を用いてアルミニウム薄膜１８を膜厚２００〜１００００Å形成する。本実施例での具体的な成膜条件は、温度１００℃以下で、印加電圧は３ｋＷ、ガス流量はアルゴン５０ＳＣＣＭ、圧力０．４Ｐａである。
次に、図３（ｄ）に示すように、アルミニウム薄膜１８のうち配線として使用する領域１８ａを覆うフォトレジストパターン２０を形成する。
次に、図３（ｅ）に示すように、アルミニウム薄膜１８のうちフォトレジストパターン２０で覆われていない領域と孔１３の側壁面に、陽極酸化法を用いて陽極酸化膜１９を形成する。アルミニウム薄膜１８の一端に、直流電源の正極側を接続し、試料を３％リン酸アンモニウム溶液中に浸す。このときの温度は、室温（１０〜３０℃程度）とする。直流電源の負極側には、炭素棒を接続し、アルミニウム薄膜試料とは５ｃｍ程度の距離を隔てて同じ溶液中に浸す。陽極酸化膜の形成は、５〜５０Ｖの電圧を印加して行う。アルミニウム薄膜１８は、表面付近から徐々に酸化され、酸化反応が完全に進行するまで電圧を印加し続ける。この際、フォトレジストパターン２０で覆われた領域１８ａのアルミニウム薄膜１８は、溶液に浸されないので、陽極酸化されない。
次に、フォトレジストパターン２０を除去し、電気めっきの陰極となるシード膜１５を陽極酸化膜１９上に堆積する。そして、これを陰極として孔１３の内部をＣｕ１６で充填する。さらに、ＣＭＰを用いて孔１３以外のＣｕ１６とシード膜１５と陽極酸化膜１９を除去し、図３（ｆ）に示す構造を得る。
次に、図３（ｇ）に示すように、半導体基板１０の裏面を研削し、Ｃｕ１６を裏面に露出させる。次に、図３（ｈ）に示すように、半導体基板１０の裏面にＳｉＮやＳｉＯ2等の裏面絶縁膜１７を形成する。
本構造の半導体装置の製造方法によれば、追加の配線パターンを同時に形成することが可能となる。
以下、図４（ａ）〜（ｆ）を用いて、実施例３の半導体装置の製造方法について説明する。なお、図３（ａ）〜（ｆ）は、本実施例の半導体装置の製造工程を示す断面図である。
まず、図４（ａ）に示すように、半導体基板１０の上面に素子形成部１１を形成する。次に、図４（ｂ）に示すように半導体基板１０の裏面側を後退させる。ここで半導体基板１０の後退は、例えば機械研削、化学研磨、プラズマエッチング、又はガスエッチングなどの加工技術を用いて行う。処理条件は、例えば機械研削の場合、粗研削として＃３００程度の砥石を使用し研削後、仕上げ研削として＃２０００程度の砥石で研削を行う。後退後の半導体基板１０の厚さは、実装の厚みを極力薄くするため、１００μｍ以下、又は３０〜５０μｍであることが望ましい。
半導体基板１０の薄化に伴い、補強のため必要であれば補強板を半導体基板１０の素子形成側に貼り付けておいてもよい。
次に、図４（ｃ）に示すように、半導体基板１０の裏面側に、フォトレジストパターン１２を形成し、フォトレジストパターン１２をマスクとして用いて、反応性イオンエッチング（ＲＩＥ）等の方法により半導体基板１０及び素子形成部１１を順次エッチングし、貫通孔１３ａを形成する。この時の条件は、半導体基板１０のシリコンは、ＳＦ6／Ｏ2系ガスで、素子形成部１１のシリコン酸化膜は、ＣＦ4／Ｏ2系ガスでエッチングする。エッチング温度は、１００℃以下とする。
次に、図４（ｄ）に示すように、半導体基板１０の裏面側及び貫通孔１３ａの側壁面にスパッタ法を用いてアルミニウム薄膜１８を膜厚２００〜１００００Å形成する。ここで本実施例の具体的な成膜条件は、温度が１００℃以下で、印加電圧が３ｋＷ、ガス流量がアルゴン５０ＳＣＣＭ、圧力０．４Ｐａである。
次に、図４（ｅ）に示すように、半導体基板１０の裏面と貫通孔１３ａの側壁面に陽極酸化法を用いて陽極酸化膜１９を形成する。アルミニウム薄膜１８の一端に、直流電源の正極側を接続し、試料を３％リン酸アンモニウム溶液中に浸す。このときの温度は、１０〜３０℃とする。直流電源の負極側には、炭素棒を接続し、アルミニウム薄膜試料とは５ｃｍ程度の距離を隔てて同じ溶液中に浸す。陽極酸化膜の形成は、５〜５０Ｖの電圧を印加する。アルミニウム薄膜１８は、表面付近から徐々に酸化され、酸化反応が完全に進行するまで電圧を印加し続ける。
次に、電気めっきの陰極となるシード膜１５を陽極酸化膜１９上に堆積する。そして、これを陰極として貫通孔１３ａの内部をＣｕ１６で充填する。さらに、ＣＭＰを用いて貫通孔１３ａ以外のＣｕ１６とシード膜１５を除去し、図４（ｆ）に示す構造を得る。この時、半導体基板１０の裏面に形成されている陽極酸化膜１９は、除去せず残しておく。
本構造の半導体装置の製造方法によれば、貫通孔側壁絶縁膜を裏面絶縁膜と同時に形成できるため工程の簡略化が可能となる。
本発明の実施例１の半導体装置の構造を示す断面図である。 （ａ）〜（ｇ）は、本発明の実施例１の半導体装置の製造工程を示す断面図である。 （ａ）〜（ｈ）は、本発明の実施例２の半導体装置の製造工程を示す断面図である。 （ａ）〜（ｆ）は、本発明の実施例３の半導体装置の製造工程を示す断面図である。 （ａ）〜（ｆ）は、従来の半導体装置の半導体装置の製造工程を示す断面図である。
符号の説明
１０ 半導体基板
１１ 素子形成部
１２、２０ フォトレジストパターン
１３ 孔
１３ａ 貫通孔
１４ 絶縁膜
１５ シード膜
１６ 金属、Ｃｕ
１７ 裏面絶縁膜
１８ アルミニウム薄膜
１９ 陽極酸化膜

Claims (9)

  1. 半導体基板に形成された孔の側壁及び基板表面に酸化物が絶縁性を有する金属薄膜を形成し、この金属薄膜の基板表面上の一部を酸化防止膜で覆った状態で前記金属薄膜の露出した部分を酸化することによって、金属配線パターンを形成すると同時に絶縁性の金属酸化膜を形成する工程を有することを特徴とする半導体装置の製造方法。
  2. 前記金属薄膜は、スパッタ法によって形成される請求項１に記載の方法。
  3. 前記金属薄膜は、アルミニウム又はタンタルからなる請求項１又は２に記載の方法。
  4. 前記金属薄膜の酸化は、陽極酸化法によって行なわれる請求項１〜３の何れか１つに記載の方法。
  5. 前記孔の内部に前記金属酸化膜を介して導電材料を充填する工程をさらに備える請求項１〜４の何れか１つに記載の方法。
  6. 充填した前記導電材料が裏面に露出するように、前記半導体基板の裏面を研削する工程をさらに備える請求項５に記載の方法。
  7. 前記半導体基板は、表面に素子形成部が形成されている請求項１〜６の何れか１つに記載の方法。
  8. 前記孔は、貫通孔又は非貫通孔からなる請求項１〜７の何れか１つに記載の方法。
  9. 前記酸化防止膜は、フォトレジストパターンからなる請求項１〜８の何れか１つに記載の方法。
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2008002670A2 (en) * 2006-06-29 2008-01-03 Icemos Technology Corporation Varying pitch adapter and a method of forming a varying pitch adapter
US7544605B2 (en) * 2006-11-21 2009-06-09 Freescale Semiconductor, Inc. Method of making a contact on a backside of a die
WO2009111874A1 (en) * 2008-03-11 2009-09-17 The Royal Institution For The Advancement Of Learning/ Mcgiil University Low-temperature wafer level processing for mems devices
JP5528430B2 (ja) * 2008-05-02 2014-06-25 アイメック 酸化層の形成方法
KR20100079200A (ko) * 2008-12-30 2010-07-08 주식회사 동부하이텍 반도체 소자의 제조 방법
EP2569806B1 (en) 2010-05-11 2015-11-11 Stichting Energieonderzoek Centrum Nederland Solar cell and method of manufacturing such a solar cell
NL2004698C2 (en) * 2010-05-11 2011-11-15 Stichting Energie Solar cell and method of manufacturing such a solar cell.
US10373930B2 (en) * 2012-08-10 2019-08-06 Cyntec Co., Ltd Package structure and the method to fabricate thereof

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5217995B2 (ja) * 1972-02-18 1977-05-19
US5098860A (en) * 1990-05-07 1992-03-24 The Boeing Company Method of fabricating high-density interconnect structures having tantalum/tantalum oxide layers
JP4011695B2 (ja) * 1996-12-02 2007-11-21 株式会社東芝 マルチチップ半導体装置用チップおよびその形成方法
US6809421B1 (en) * 1996-12-02 2004-10-26 Kabushiki Kaisha Toshiba Multichip semiconductor device, chip therefor and method of formation thereof
JP3974284B2 (ja) * 1999-03-18 2007-09-12 株式会社東芝 半導体装置の製造方法
JP3648480B2 (ja) * 2001-12-26 2005-05-18 株式会社東芝 半導体装置およびその製造方法
US6897148B2 (en) * 2003-04-09 2005-05-24 Tru-Si Technologies, Inc. Electroplating and electroless plating of conductive materials into openings, and structures obtained thereby

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