JP5528430B2 - 酸化層の形成方法 - Google Patents

酸化層の形成方法 Download PDF

Info

Publication number
JP5528430B2
JP5528430B2 JP2011506732A JP2011506732A JP5528430B2 JP 5528430 B2 JP5528430 B2 JP 5528430B2 JP 2011506732 A JP2011506732 A JP 2011506732A JP 2011506732 A JP2011506732 A JP 2011506732A JP 5528430 B2 JP5528430 B2 JP 5528430B2
Authority
JP
Japan
Prior art keywords
substrate
oxide layer
electrolyte solution
present
potential
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2011506732A
Other languages
English (en)
Other versions
JP2011523202A (ja
JP2011523202A5 (ja
Inventor
フィリップ・スサン
エリック・ベイネ
フィリップ・ミュレール
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Interuniversitair Microelektronica Centrum vzw IMEC
Original Assignee
Interuniversitair Microelektronica Centrum vzw IMEC
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Interuniversitair Microelektronica Centrum vzw IMEC filed Critical Interuniversitair Microelektronica Centrum vzw IMEC
Publication of JP2011523202A publication Critical patent/JP2011523202A/ja
Publication of JP2011523202A5 publication Critical patent/JP2011523202A5/ja
Application granted granted Critical
Publication of JP5528430B2 publication Critical patent/JP5528430B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314—Inorganic layers
    • H01L21/316—Inorganic layers composed of oxides or glassy oxides or oxide based glass
    • H01L21/3165—Inorganic layers composed of oxides or glassy oxides or oxide based glass formed by oxidation
    • H01L21/31654—Inorganic layers composed of oxides or glassy oxides or oxide based glass formed by oxidation of semiconductor materials, e.g. the body itself
    • H01L21/3167—Inorganic layers composed of oxides or glassy oxides or oxide based glass formed by oxidation of semiconductor materials, e.g. the body itself of anodic oxidation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/0223—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate
    • H01L21/02233—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer
    • H01L21/02236—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer group IV semiconductor
    • H01L21/02238—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer group IV semiconductor silicon in uncombined form, i.e. pure silicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/02258—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by anodic treatment, e.g. anodic oxidation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314—Inorganic layers
    • H01L21/316—Inorganic layers composed of oxides or glassy oxides or oxide based glass
    • H01L21/3165—Inorganic layers composed of oxides or glassy oxides or oxide based glass formed by oxidation
    • H01L21/31654—Inorganic layers composed of oxides or glassy oxides or oxide based glass formed by oxidation of semiconductor materials, e.g. the body itself
    • H01L21/3167—Inorganic layers composed of oxides or glassy oxides or oxide based glass formed by oxidation of semiconductor materials, e.g. the body itself of anodic oxidation
    • H01L21/31675—Inorganic layers composed of oxides or glassy oxides or oxide based glass formed by oxidation of semiconductor materials, e.g. the body itself of anodic oxidation of silicon

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Formation Of Insulating Films (AREA)

Description

発明の技術分野
本発明は、半導体プロセスに関する。更に、本発明は、例えば５以下のアスペクト比（高さに対する幅の比）のような高いアスペクト比を有する３次元構造の基板上の所定の位置に、酸化層を形成する方法に関する。
発明の背景
シリコン酸化物は、半導体プロセス技術で使用される公知の材料である。シリコン酸化物を堆積または成長するために多くの技術が存在する。シリコン酸化物は、シリコンの熱酸化により形成することができる。代わりに、化学気相堆積（ＣＶＤ）がシリコン酸化物の形成に使用されても良い。このプロセスを用いることにより、典型的には２００℃から５００℃までの範囲の温度で、プロセスチャンバ中の化学反応により、シリコン酸化物が形成される。この目的のために、例えばシラン（ＳｉＨ４）、ＴＥＯＳ（テトラエチル・オルソシリケイト−Ｓｉ（ＯＣ２Ｈ５）４）、またはＨＭＤＳＯ（ヘキサメチルジシロキサン）のような特定の前駆体が一般に使用される。
形成された酸化物の品質（電気的特性および機械的特性）は、主に形成中に酸化物中にトラップされた不純物の量に依存し、このように、その形成に使用された技術にも依存する。不純物は、例えば不完全な前駆体の分解の結果である。
高品質の酸化膜を低温で得るために、プラズマ誘起化学気相堆積（ＰＥＣＶＤ）が使用されて前駆体が効率的に分解される。
シリコン酸化物を形成する他の方法は、陽極酸化のようなシリコンの電気化学的酸化による。
米国特許５，７３６，４５４には、例えばフィールド酸化層や薄膜トランジスタの酸化層のように、シリコン基板上にシリコン酸化層を形成する方法が開示されている。この方法は、室温で電解反応を行い、アノードとして働くシリコン基板上にシリコン酸化層を形成する工程を含み、電解反応の電解質として純水が使用される。これを得るために、アルミニウム膜がシリコン基板の裏側に蒸着され、陽極酸化のためのアノードコンタクトを形成する。米国特許５，７３６，４５４の方法は、例えばゲート酸化膜として使用できる高品質のシリコン酸化層を得るためにはアシスト技術が必要である。それゆえに、形成された二酸化シリコン層は、更に、不活性ガス雰囲気中で、７００℃と１０００℃との間の温度で、所定の期間、急速熱緻密化が行われ、二酸化シリコンが緻密化される。米国特許５，７３６，４５４に記載された方法の欠点は、取り扱いのためにキャリアに取り付ける必要があり、キャリアは非導電性であるような、薄いウエハには適用できないことである。米国特許５，７３６，４５４に記載された方法の更なる欠点は、５０Åから８８Åが２０分から１００分で形成されるという遅いプロセスである。
ＰＥＣＶＤ堆積は、一般には、２００℃と４００℃の間の温度で行われる。ＩＣやパッケージの３Ｄ集積を覆う、先端のパッケージング応用では、一般的な堆積温度は２００℃より低くする必要があり、好適には、例えば、一般には高温には耐えられないポリマー系樹脂で接着されるキャリアウエハ上での処理ができるように、１００℃より低くする必要がある。ＰＥＣＶＤを用いた場合、２００℃より低い温度、時には８０℃まで低くして層を堆積することが可能であるが、そのような温度で堆積した酸化物は、例えば低い機械的特性のような劣った特性を示す。層は、低い破壊電界とピンホールの欠点を持つ。また、堆積層の適合性が低く、即ち、深い３Ｄ構造では堆積層の膜厚は均一では無い。
シリコンの酸化は、良好な品質の酸化物を得るには、前処理、追加のアシスト技術、または特別な基板準備が必要な困難なプロセスである。例えば良好な品質の酸化物は、１００ｎＡ／ｃｍ２より低い寄生リーク電流を有する。
更に、バイア構造が基板上に形成された場合、リソグラフィパターニングに使用するスキャナの小さな焦点深さおよび／または反射効果によるリソグラフィ限界のために、それらのバイア構造の内側に酸化物を形成することは困難である。
本発明の具体例の目的は、例えばシリコン基板のような半導体基板の上または中の、３次元（３Ｄ）構造上のような、半導体基板上に、酸化層を形成する方法を提供することである。
本発明の特定の具体例にかかる方法では、酸化層は、例えば半導体基板中のトレンチまたはホールの側壁に、および／または半導体基板の主表面の柱の側壁のような、半導体基板の中または上の３Ｄ構造上に形成されても良い。
本発明の具体例にかかる方法は、例えば室温のような、８０℃より低いような低温で適用される。
上記目的は、本発明にかかる方法およびデバイスにより達成される。
第１の形態では、本発明は、例えば半導体基板の中または上の３次元構造上のような半導体基板上に酸化層を形成する方法を提供する。この方法は、
半導体基板を得る工程と、
酸性電解質溶液中で基板を陽極酸化することにより、基板上に酸化層を形成する工程と、を含む。
基板が三次元構造を含むような特別な具体例では、そのような３次元構造は、例として、基板貫通バイア（ＴＳＶ：through-substrate via）のための円柱またはドーナツ形状のホールでも良い。代わりの具体例では、例えばＭＥＭＳデバイスを形成するための、基板の表面上に形成されたあらゆる形状でも良い。３次元構造は、トレンチ、ホール、および／または柱を含む。
酸性の電解質溶液中で基板を陽極酸化する工程は、クエン酸、酢酸、シュウ酸、硫酸、リン酸、硝酸、またはそれらの組み合わせのいずれかを含む電解質溶液中に基板を浸責する工程を含む。本発明の具体例では、電解質溶液中の酸の濃度は、使用される酸と特定の環境に依存して、０％（含有しない）と２０％の間でもよい。
酸性電解質溶液では、非酸性の電解質溶液を用いた場合に比較して、陽極酸化の速度が増加することが、本発明の具体例の長所である。このように、より厚い酸化層が、より短時間で形成できる。陽極酸化プロセスの速度は、電解質溶液中の酸の濃度に依存する。
本発明の具体例にかかる方法を用いた場合、酸化層は、例えば電解質中に基板が露出した位置のような、所定の位置に形成することができる。そのような所定の位置は、例えば、３次元構造の主表面上、および／またはトレンチやホールやバイアの側壁のようなその側壁のような、３次元構造の部分を含む。
陽極酸化を使用する長所は、陽極酸化電解質に露出した基板表面上の均一な酸化物膜厚と、同時に表面粗れの低減を実現することである。基板中での垂直トレンチやバイアのエッチングは、一般には粗れた側壁（スカラプス：scallops）となる。基板表面上の鋭い表面形状（例えば、スカラプス）は、局所的に高い静電場となり、それらの位置で陽極酸化プロセスを加速させ、これにより自然な方法で表面を平坦化する。酸化物の平坦な表面、またはこのようにして低減された粗さは、例えば絶縁破壊に対する耐性を改良するような、良好な電気的特性を与える。
本発明の具体例にかかる方法の他の特徴は、例えば８０℃より低い温度、更には５０℃より低い温度、例えば室温のような低温で行えることである。
本発明の具体例にかかる方法では、例えば基板貫通バイアのようなバイア、またはＭＥＭＳデバイスを形成するために使用できる。
本発明の具体例で基板上に酸化層を形成する工程は、
基板を電解質溶液中に浸責する工程と、
電解質溶液中のカソードと、基板上または基板により形成されたアノードとの間に電位を与え、これにより基板を陽極酸化する工程と、で行われる。基板が３次元構造を含む場合、この構造は基板と一緒に陽極酸化される。電位を与えることにより、電池を通って電流が流れる。陽極層が成長すると、プロセスを行い続けるために、（一定の電流では）より大きな電位が必要となる。所定の電圧に達した場合、所定の酸化物膜厚が達成される。電圧が一定に維持された場合、残りの陽極酸化時間の間に電流が指数関数的に減少し、その間に陽極酸化層中の欠陥が治癒されて酸化物が緻密化される。
本発明の具体例では、形成された酸化層は、基板の表面側に形成される。カソードとアノードとの間に電位を与える工程は、カソードと、基板の表面上に位置するアノードとの間に電位を与える工程を含む。これは、非常に薄い基板を用いる方法で有利である。そのような薄い基板は、取り扱いに便利なように、取り扱いウエハ上に配置する。そのような取り扱いウエハは、大部分の場合、非導電性である。カソードと、基板の表面側のアノードとの間に電位を与えるために、取り扱いの有無や型は陽極酸化プロセスには関係しない。
与えられた電位は、１０Ｖと４００Ｖの間でも良い。電流は、電解質溶液の電気分解を開始するために十分高くなければならない。
本発明の具体例では、電解質溶液中に配置されやカソードと、基板の上またはそばに形成されたアノードとの間に電位を与える工程は、時間の関数として基板を通る電流密度を変えるように電位を与える工程でも良い。このように、与えられた電位は、時間の関数として変化しても良い。
本発明の具体例では、陽極酸化は２工程のプロセスで行われても良い。それらの具体例では、電解質溶液中に配置されやカソードと、基板の上またはそばに形成されたアノードとの間に電位を与える工程は、
最初に、所定の時間、酸化層を形成するために、固定された電流密度が、基板を通って得られ、
所定の時間が経過した後に、固定された電位が、酸化層を治癒するために得られる。
酸化層の治癒は、ピンホールのような欠陥を除去し、良好な品質の酸化層を得ることを意味する。
更なる形態では、本発明は、半導体デバイスの製造プロセス中での、本発明の具体例にかかる方法の使用である。
他の形態では、本発明は、本発明の具体例にかかる方法により形成された酸化層を有する基板を提供することである。
更なる形態では、本発明は、基板上に、少なくともホールを含む３次元構造を形成するものである。３次元構造は、更に、３次元構造の主表面上の、および／または少なくとも１つのホールの側壁の、酸化層を含み、この酸化層は、本発明の具体例にかかる方法により形成される。例えばトレンチのような高いアスペクト比の３次元構造中で形成された酸化層が等角になることが特に有用である。公知の低温プロセスは、一般には１０％より少ないステップカバレジを有し、ところが本発明の具体例で形成した酸化層はＣＶＤ酸化物のように等角であり、低温で形成される。
本発明の特別で好ましい形態は、添付した独立請求項および従属請求項に表される。従属請求項の特徴は、必要に応じて、独立請求項の特徴や他の従属請求項の特徴と組み合わせても良く、単に請求項に表された通りだけではない。
本発明の、上記および他の特徴、性質、および優位性は、本発明の原理を例示により示す添付の図面と共に、以下の詳細な記載から明らかになるであろう。この説明は例示のみを目的とし、本発明の範囲を限定するものではない。以下で用いられる参照符号は、添付の図面を引用する。
本発明の具体例にかかる方法の連続した工程を示す。 本発明の具体例にかかる方法の連続した工程を示す。 本発明の具体例にかかる方法の連続した工程を示す。 本発明の具体例にかかる方法の連続した工程を示す。 本発明の具体例にかかる方法を適用できるデバイスの例を示す。 本発明の具体例にかかる方法により形成された酸化層のＳＥＭ写真を示す。 本発明の具体例にかかる方法により形成された酸化層のＳＥＭ写真を示す。 本発明の具体例にかかる方法により形成された酸化層のＳＥＭ写真を示す。 本発明の具体例にかかる方法により形成された酸化層のＳＥＭ写真を示す。 本発明の具体例にかかる方法により形成された酸化層のＳＥＭ写真を示す。 本発明の具体例にかかる方法により形成された酸化層のＳＥＭ写真を示す。 本発明の具体例とともに使用される電極構造を示す。
異なる図面において、同一参照番号は、同一または類似の要素を示す。
具体例の説明
本発明は、特定の具体例に関して、所定の図面を参照しながら説明されるが、本発明はそれらに限定されるものではなく、請求の範囲によってのみ限定されるものである。記載された図面は、単に概略であり限定するものではない。図面において、幾つかの要素の大きさは、図示を目的として拡大され、縮尺通りには記載されない。寸法と、対応する寸法は、本発明の現実の実施化に対応しない。
更に、説明や請求の範囲中の、第１、第２等の用語は、類似の要素の間で区別するために使用され、時間的、空間的に、ランクや他の方法で順序を表す必要はない。そのように使用される用語は、適当な状況下で入替え可能であり、ここに記載された発明の具体例は、ここの説明や図示されたものと異なる順序によっても操作できることを理解すべきである。
また、説明や請求の範囲中の、上、下等の用語は、記載目的のために使用され、相対的な位置を示すものではない。そのように使用される用語は、適当な状況下で入替え可能であり、ここに記載された発明の具体例は、ここに説明や図示されたものと異なる位置でも操作できることを理解すべきである。
また、請求の範囲で使用される「含む（comprising）」の用語は、それ以降に示される要素に限定して解釈されること排除するものであり、他の要素や工程を排除しない。このように、言及された特徴、数字、工程、または成分は、その通りに存在するものと解釈され、１またはそれ以上の他の特徴、数字、工程、または成分、またはこれらの組み合わせの存在または追加を排除してはならない。このように、「手段ＡおよびＢを含むデバイス」の表現の範囲は、構成要素ＡとＢのみを含むデバイスに限定されるべきではない。本発明では、単にデバイスに関連した構成要素がＡとＢであることを意味する。
この明細書を通じて参照される「一の具体例（one embodiment）」または「ある具体例（an embodiment）」は、この具体例に関係して記載された特定の長所、構造、または特徴は、本発明の少なくとも１つの具体例に含まれることを意味する。このように、この明細書を通して多くの場所の「一の具体例（one embodiment）」または「ある具体例（an embodiment）」の語句の表現は、同じ具体例を表す必要はなく、表しても構わない。更に、特定の長所、構造、または特徴は、この記載から当業者に明らかなように、１またはそれ以上の具体例中で適当な方法で組み合わせることができる。
同様に、本発明の例示の記載中において、能率的に開示し、多くの発明の形態の１またはそれ以上の理解を助ける目的で、本発明の多くの長所は、時には１つの具体例、図面、またはその記載中にまとめられることを評価すべきである。しかしながら、この開示の方法は、請求される発明がそれぞれの請求項に記載されたものより多くの特徴を必要とすることを意図して表されていると解釈すべきではない。むしろ、以下の請求項が表すように、発明の態様は、１つの記載された具体例の全ての長所より少なくなる。このように詳細な説明に続く請求の範囲は、これにより詳細な説明中に明確に含まれ、それぞれの請求項は、この発明の別々の具体例としてそれ自身で成立する。
更に、ここで記載された幾つかの具体例は、他の具体例に含まれる以外の幾つかの特徴を含み、異なった具体例の長所の組み合わせは、本発明の範囲に入ることを意味し、当業者に理解されるように異なった具体例を形成する。例えば、以下の請求の範囲では、請求された具体例のいくつかは、他の組み合わせにおいても使用することができる。
ここで与えられる記載において、多くの特別な細部が示される。しかしながら、本発明の具体例はそれらの特別な細部無しに実施できることを理解すべきである。他の例では、公知の方法、構造、および技術は、この記載の理解をわかりにくくしないために、詳細には示されていない。
本発明は、例えばシリコンプロセスのような半導体プロセスの分野に関し、例えば貫通基板バイアプロセスや半導体ベースのＭＥＭＳ技術に関する。本発明の特別な具体例では、半導体はシリコンでも良い。
本発明は、例えばホールのような３次元構造を有する基板に関連して詳細に述べられる。しかしながら、これは本発明を限定することを意図するものではない。本発明は、また、柱である３次元構造や柱状の形状を有する３次元構造を有する基板に、他の型の３次元構造を備えた基板に、または平坦な基板に適用することができる。
３次元半導体構造上に、特にホールや突出部の垂直な側壁上に等角な酸化層を形成することは、特に大きなアスペクト比（３次元構造の幅寸法を高さ寸法で割った比として定義され、幅寸法は平坦な基板表面で実質的に測定され、高さ寸法は実質的にその垂線として測定される）、例えば５より小さいアスペクト比や、低温プロセス、例えば８０℃より低い温度でのプロセスでは非常に困難である。本発明は、例えばシリコン基板のような３次元半導体の露出した半導体表面領域上に酸化層を形成する方法を提供する。この方法は、
平坦に横たわり、３次元構造を含む基板を得る工程であって、３次元構造は、例えばホールやバイアのような、基板の面に対して実質的に垂直な少なくとも１つの面を含む工程と、
酸性電解質溶液中で基板を陽極酸化することにより３次元構造の上または中に酸化層を形成する工程と、を含む。
陽極酸化は、表面を電解質溶液中に配置しながら、不活性な材料から形成されたカソード（負電極）とアノード（正電極）との間に電位を与えることにより表面が陽極酸化される電気化学プロセスである。アノードは、処理される部分でも良く、または処理される部分の上に更に提供されても良い。与えられた電位の結果、電解質溶液を通って直流電流が流れるため、酸化層が続いて成長される。この電流は、カソードにおいて水素を、アノードの表面において酸素を発生させ、これにより酸化層の積層が形成される。
陽極酸化では、室温で酸化物が成長できる。陽極酸化を用いることにより、３次元（３Ｄ）構造のホールの中や突出部の上に酸化層が形成できる。このように、３Ｄ構造のホールの中や突出部の上に酸化層を形成するために陽極酸化を用いることにより、本発明の具体例にかかる方法は、化学気相堆積（ＣＶＤ）技術のような従来のプロセスの限界を克服し、プロセスを単純化でき、結果としてコストを低減できる。
本発明の具体例では、陽極酸化プロセスは、酸性の電解質溶液中で行われる。電解質溶液は、例えばクエン酸、酢酸、シュウ酸、硫酸、リン酸、硝酸、またはそれらの組み合わせのいずれかを含んでも良い。電解質溶液中の酸性成分が、陽極酸化プロセスをスピードアップさせることが見出された。それゆえに、酸性の電解質溶液を用いることにより、同じパラメータ（出発材料、電流、温度等）で、他の酸性でない電解質溶液を用いた陽極酸化プロセスに比較して、一定の時間で、より厚い酸化物が成長できる。より酸性の電解質溶液では、より速く陽極酸化プロセスが起きる。
陽極酸化は、陽極酸化電解質に露出した、Ｓｉのような半導体表面上で、均一な酸化物膜厚を実現できる。酸化層の膜厚は、陽極酸化電流を決定する、カソードとアノードとの間の陽極酸化電圧で決定される。
陽極酸化は、また、同時に表面粗さの低減を行う。例えばＳｉのような半導体材料中に、垂直なトレンチやバイアをエッチングすると、一般に、粗い側壁（スカラプス）となる。例えばＳｉ表面のような半導体表面上の鋭い表面形状（例えばスカラプス）は、より高い静電場となり、それらの位置において陽極酸化プロセスを加速させ、それにより自然な方法で表面を平坦化する。
本発明の具体例は、半導体基板の上または中に形成された３次元構造（３Ｄ）構造の上または中に酸化層を形成するための陽極酸化プロセスの使用を提供する。
これ以降、本発明の具体例にかかる方法は、例示の方法で、図１〜図４を参照しながら説明する。これは説明を容易にするためであり、この例は如何なる方法においても本発明を限定することを意図しないことを理解すべきである。本発明の具体例にかかる方法は、基板および／または３Ｄ構造が、金属や半導体材料のような導電性材料を含む限り、基板上に３Ｄ構造の酸化層を形成するのに使用できる。
第１の工程では、例えばＳｉ基板のようなデバイス基板１ａが提供される。デバイス構造１ａの上に、酸化物や窒化物のような誘電体絶縁層３が形成される。誘電体絶縁層３は、単層または複数の層からなっても良い。デバイス基板１ａと誘電体絶縁層３との間の界面近傍で、トランジスタ（図示せず）のような能動デバイスが、例えばフロントエンドオブラインのようにデバイス基板１ａに形成されても良い。代わりの具体例では、デバイス基板１ａは、受動基板である。誘電体絶縁層３の他の側には、例えばデバイスウエハのバックエンドオブラインや半導体挿入（ＭＣＭ）基板のビルドアップ層のような、絶縁体層と相互結合層とを含む多層の相互結合構造１ｂが形成される。そのような多層の相互結合構造の１つのコンタクト２が、図１に、模式的に表されて、参照番号２で示される。デバイス基板１ａが薄い場合、上述のように複数の層やデバイスで形成された基板は、選択的にキャリア基板４に取り付けられても良い。
基板１は、３００μｍより小さい膜厚を有してもよく、例えば５０μｍと３００μｍの間の膜厚を有しても良い。本発明の具体例では、例えば半導体基板、特にシリコン基板のように、電流を流すことができ、酸化できる限り、如何なる基板でも使用できる。例えば、陽極酸化される部分である基板１、特にそのデバイス基板１ａは、低抵抗のシリコンを含んでも良い。低抵抗シリコンは、３０μＯｈｍ・ｃｍ、またはそれより低い抵抗率を有するが、本発明はこれに限定されるものではない。この目的のために、例えばｎ−またはｐ−ドープされたシリコンのような、ｎ−またはｐ−ドープされた半導体材料が用いられても良い。
図２に示すように、適切な半導体技術を用いて、ホール５が、半導体デバイスウエハ１ａの裏側から、絶縁層３までエッチングされる。一般的な技術は、斜めまたはまっすぐな側壁８を得るための、ＩＣＰ−ＲＩＥプラズマエッチング技術の使用である。それらのホール５は、円、多角形、リング形状、または幾つかの名前であるトレンチのような、様々な形状を有する。
次に、陽極酸化が行われる。これにより、基板１は酸性の電解質溶液に浸責され、電解質溶液中に配置されたカソードと、基板１の上または基板のそばに形成されたアノードとの間に電位が与えられる。与えられた電位は、１０Ｖと４００Ｖの間でも良い。本発明の具体例では、基板１の材料、特にデバイス基板１ａの材料は、それ自体がアノードとして働いても良い。本発明の他の具体例では、アノードが基板１の上に形成されて、基板１の導電性材料に電気的コンタクトを形成しても良い。後者の場合、１０ｋΩと１００ｋΩの間のコンタクトオーミック抵抗が、電極と基板１との間に存在しても良い。このコンタクトは、酸性溶液からコンタクトを保護できる、プラスチックモールド中埋め込まれた電極のセットを配置することで実現できる。そのような電極の例を図１２に示す。図１２に示される電極６０は、電極６０と取り囲む電解質溶液８０との間の直接的な接触を防止するコンタクトシールリング５０により覆われて、電極は、酸性の電解質溶液によって汚染されたり破壊されたりしない。コンタクトシールリング５０は、電解質溶液の酸性の影響から、電極６０を保護するのに適した材料からなる。電極６０は、例えば薄い半導体ウエハのような基板４０と、その表面側で電気的にコンタクトし、即ち、本発明の具体例にかかる陽極酸化により酸化層７０が形成されるのと同じ側にコンタクトする。取り扱いの容易さのために、酸化される基板４０は、例えば一時的な接着剤３０の手段により、キャリアウエハ２０の上に取り付けられても良い。陽極酸化プロセスの間に、選択的にキャリアウエハ２０の上に配置され、一時的に取り付けられた基板４０は、ホルダーチャック１０の上に配置される。
デバイス基板１ａ自身を、配置された電極として使用することは、特に有利である。このように、基板１の裏面にアノードを形成する必要が無く、記載された例では、キャリア基板４の裏に取り付けられる。
電解質溶液は、例えば、クエン酸、酢酸、シュウ酸、硫酸、リン酸、硝酸、またはそれらの組み合わせのいずれかを含む。基板１に電圧を与えることにより、電解質溶液を通って電流が流れ、これにより電解質溶液と接触した導電性材料の陽極酸化を引き起こす。結果として、シリコン酸化層９が、例えば主表面７のような全ての露出したシリコン表面上に形成されるとともに、３Ｄ構造の側壁８上にも形成される（図３）。
陽極酸化プロセスが、絶縁体３に対して選択的であることがわかる。これは、露出した導電性基板材料にのみ酸化物が形成され、実質的に隣接する非導電体または非導電性材料の上には形成されないことを意味する。
主表面７および側壁８の上への例えばシリコン酸化層のような酸化層９の形成は単に一例であり、本発明の他の具体例では、この方法は、少なくとも１つのホール５の側壁８の上のみに、例えばシリコン酸化層のような酸化層を形成するために使用しても良いことが理解される。これは、例えば最初に３Ｄ構造の主表面７に絶縁層を形成し、続いて被覆されていない部分、即ち、少なくとも１つのホール５の側壁８を陽極酸化して、例えばシリコン酸化層のような酸化層９を少なくとも１つのホール５の側壁８の上に形成することで行っても良い。
陽極酸化は自己制御性のプロセスであり、これは、陽極酸化のために与えられる電位と、形成される酸化層９の膜厚との間に平衡が存在することを意味する。本発明の具体例では、２００ｎｍまでの膜厚の酸化層９の形成が可能である。具体例により、例えばシリコン酸化層のような酸化層９に要求される膜厚に依存して、約１０分と１０時間との間の時間で陽極酸化が行われる。
本発明の具体例では、陽極酸化プロセスは２工程のプロセスでも良い。第１段階では、カソードとアノードとの間に電位が与えられ、酸化層９を形成することができる固定された電流密度が得られる。第２段階では、与えられる電位は、形成された例えばシリコン酸化層のような酸化層９の治癒が可能な、固定された電位である。酸化シリコンのような酸化層９を治癒は、ピンホールのような欠陥を除去して、良好な品質の酸化層を得ることを意味する。特定の具体例では、化学量論的な酸化物が得られ、これは良好な品質的特性を示す。
本発明の具体例にかかる方法では、シリコン酸化層のような多孔質酸化層９を形成することも可能である。この場合、電流密度は、陽極酸化中の時間の関数として変化する。
次の工程では、少なくとも１つのホール５の底の絶縁層３が除去され、下層のコンタクト２を露出させても良い。これは、例えば選択エッチングのような、当業者に知られたいずれかの好ましい技術により行われる。この場合、絶縁層３は、形成された酸化層９に対して選択的にエッチングできることが好ましい。少なくとも１つのホール又はバイア５が、続いて、選択的に、導電性材料により埋められても良い。
本発明の具体例にかかる方法は、半導体プロセスで使用しても良い。例えば、本発明の具体例にかかる方法は、スルーシリコンバイアのライナー（a liner of a through-silicon-via）、またはバイア分離とも呼ばれる、を形成するのに使用される。例えばシリコン酸化層のような酸化層９の形成は、３Ｄ構造の主表面７の上や、少なくとも１つのホールやバイア５の側壁８の上のような例で表される、所定の領域で起きるため、例ではシリコン酸化層のような、形成された酸化層９をパターニングして、例えば少なくとも１つのホールまたはバイア５の底から所定のシリコン酸化層を除去するような、酸化層９の一部を除去するためのパターニング工程は必要でない。
本発明の具体例にかかる方法は、高さに対する幅の比で規定され、例えば５より低いアスペクト比、例えば０．０１と５との間のアスペクト比のような高いアスペクト比のバイア５中に、シリコン酸化層のような酸化層９を形成するために使用される。
上述のように、本発明の具体例にかかる方法は、半導体材料の陽極酸化の手段により説明した。金属のような他の導電性材料も、プロセス中に陽極酸化できることを理解すべきである。言い換えれば、本発明の具体例にかかる方法を用いた酸化層の形成は、半導体材料の上または中に形成された、選択的に金属を含む３Ｄ構造に適用できる。
例えばシリコン酸化層のような、本発明の具体例にかかる方法で形成された酸化層９は、通常の化学量論比を有し、即ち、従来の方法で改正した酸化層と同じ化学量論比を有する。シリコン酸化膜が形成される特定の例では、これは、酸化層がＳｉＯ２からなり、ＳｉＯを含まないことを意味する。
本発明の具体例にかかる方法で形成された、例えばシリコン酸化層のような酸化層９は、３Ｄ集積に要求される最低限の品質を示す。しかしながら、具体例にかかる方法で形成された、例えばシリコン酸化層のような酸化層９は、ゲート酸化膜として使用するには好ましくない。
シリコンにおいて、本発明の具体例にかかる方法でＳｉ表面が処理された場合、即ち、本発明の具体例にかかる方法を用いてシリコン酸化層が形成された場合、表面は親水性を有するように形成される。これらの性質は、ウエハ表面上へのリソグラフィ生成物の適用を容易にするために用いられる。
本発明の具体例にかかる方法では、例えばシリコン酸化層のような酸化層が、例えば３次元構造の主表面の中および／または上の、トレンチ又はホール又はバイア５の側壁のような、半導体基板上の３Ｄ構造上に形成される。本発明の具体例にかかる方法は、形成された酸化層をパターニングし、これにより酸化物の不要な位置において酸化物を除去する、例えばフォトリソグラフィ工程のような追加の工程を常に必要としない。
本発明の具体例にかかる方法は、室温で適用でき、これにより、加熱中に、例えば接着層から起きるような問題を避けることができる。
本発明の具体例にかかる方法を用いることにより、連続した等角の酸化層が形成される。
シリコン酸化層９がシリコンホールまたはバイア５中に形成される実験が行われた。これにより、シリコンウエハ１が形成された。シリコンウエハ１は、高いアスペクト比０．１（直径が５μｍで深さが５０μｍ）を有するスルーシリコンバイア５を備えて形成された。シリコンウエハ１は、低コンタクト抵抗を実現するために、ＨＦ溶液で洗浄された。
陽極酸化反応のための電解質溶液として、０．１％のクエン酸溶液が使用された。４０Ｖの陽極酸化電位が印加された。５ｍＡ／ｃｍ２の電流密度が達成された。陽極酸化が、１０時間行われた。膜厚７０ｎｍのシリコン酸化層９が得られた。
図６から図１１は、ホール５の中の結果の酸化層の写真を示す。酸化層が、７０ｎｍの膜厚を有した。
図７は、詳細に示された図６のＡを示す。
図８は、詳細に示された図６のＢを示す。
図９は、ホール５の底を示す。
図１０は、詳細に示された図９のＣを示す
図１１は、詳細に示された図９のＤを示す
それらの写真から、均一に成長した膜厚７０ｎｍの酸化層が得られることが分かる。酸化物の膜厚は、高いアスペクト比のホール（５μｍ幅、５０μｍ深さでアスペクト比０．１）に沿ってすべて均一である。
写真から分かるように、連続した等角のシリコン酸化層が、このような高いアスペクト比のバイア５で得られた。
本発明にかかるデバイスについて、材料とともに、好適な具体例、特定の構造や形状がここで検討されたが、添付の請求の範囲で規定される本発明の範囲から離れることなく、形状や細部において多くの変形や修正が行えることを理解すべきである。
そのデバイスの製造プロセスが本発明の具体例にかかる方法を含む一例が、図５に示される。この例では、基板１の部分１ａは、当業者にＳＴＩ領域として良く知られた分離領域を含む。基板１の部分１ｂは、コンタクト２を形成する複数のバイア１〜バイアｎと、複数の金属層Ｍ１〜Ｍｎ＋１とを含む。部分１ａと部分１ｂとの間に、絶縁層３が存在する。この例では、絶縁層３は、第１層３ａと第２層３ｂから形成されても良い。第１層３ａは、例えば、例示では、４００ｎｍの膜厚のＨＤＰＯ（高密度プラズマ酸化物）を含む。第２層３ｂは、例えば、例示では、５０ｎｍの膜厚のＳｉＣを含む。図５からわかるように、ＳｉＣ層３ｂは、基板１の部分１ａ中に、少なくとも１つのホールやバイア５をエッチングする場合に、エッチングストップとして働く。本発明の具体例でが、酸化層は、ホールやバイア５中に適用できる。

Claims (6)

  1. 半導体基板の上に酸化層を形成する方法であって、
    分離領域を有するデバイス基板、多層の相互結合構造、およびデバイス基板と多層の相互結合構造との間の絶縁層を含む半導体基板を得る工程と、
    デバイス基板の裏側から絶縁層まで、デバイス基板中に含まれる分離領域を通って少なくとも１つのホールをエッチングする工程と、
    酸性の電解質溶液中で基板を陽極酸化することにより、基板の上に酸化層を形成する工程と、を含み、
    基板の上に酸化層を形成する工程は、
    電解質溶液中に基板を浸責する工程と、
    電解質溶液中に配置されたカソードと、デバイス基板からなるアノードとの間に１０Ｖと４００Ｖの間の電位を与え、これにより基板を陽極酸化する工程と、で行われ、
    陽極酸化する工程は、
    最初に、所定の時間、固定された電流密度が、基板を通って得られるように電位を与える工程と、
    所定の時間が経過した後に、１０Ｖと４００Ｖの間の固定された電位を与える工程との、２工程のプロセスで行われる方法。
  2. 酸性の電解質溶液中で基板を陽極酸化する工程は、クエン酸、酢酸、シュウ酸、硫酸、リン酸、硝酸、またはそれらの組み合わせを含む電解質溶液中に、基板を浸責する工程を含む請求項１に記載の方法。
  3. 酸性の電解質溶液中で基板を陽極酸化する工程は、０％（含有せず）と２０％の間の酸濃度を有する電解質溶液中に基板を浸責する工程を含む請求項１に記載の方法。
  4. 基板の上に酸化層を形成する工程は、少なくとも１つのホールの側壁に、酸化層を形成する工程を含む請求項１に記載の方法。
  5. 電位を与える工程は、時間の関数として基板を通る電流密度が変化するように、電位を与えて行われる請求項１に記載の方法。
  6. 半導体デバイスの製造プロセスにおける、請求項１〜５のいずれかに記載の方法の使用。
JP2011506732A 2008-05-02 2009-04-30 酸化層の形成方法 Expired - Fee Related JP5528430B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US5009208P 2008-05-02 2008-05-02
US61/050,092 2008-05-02
PCT/EP2009/055312 WO2009133196A1 (en) 2008-05-02 2009-04-30 Method for providing oxide layers

Publications (3)

Publication Number Publication Date
JP2011523202A JP2011523202A (ja) 2011-08-04
JP2011523202A5 JP2011523202A5 (ja) 2012-02-09
JP5528430B2 true JP5528430B2 (ja) 2014-06-25

Family

ID=40941299

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2011506732A Expired - Fee Related JP5528430B2 (ja) 2008-05-02 2009-04-30 酸化層の形成方法

Country Status (4)

Country Link
US (1) US8822330B2 (ja)
EP (1) EP2272087B1 (ja)
JP (1) JP5528430B2 (ja)
WO (1) WO2009133196A1 (ja)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8912522B2 (en) * 2009-08-26 2014-12-16 University Of Maryland Nanodevice arrays for electrical energy storage, capture and management and method for their formation
US10032569B2 (en) * 2009-08-26 2018-07-24 University Of Maryland, College Park Nanodevice arrays for electrical energy storage, capture and management and method for their formation
US9219032B2 (en) * 2012-07-09 2015-12-22 Qualcomm Incorporated Integrating through substrate vias from wafer backside layers of integrated circuits

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4005452A (en) * 1974-11-15 1977-01-25 International Telephone And Telegraph Corporation Method for providing electrical isolating material in selected regions of a semiconductive material and the product produced thereby
US4849370A (en) * 1987-12-21 1989-07-18 Texas Instruments Incorporated Anodizable strain layer for SOI semiconductor structures
JP2938152B2 (ja) * 1990-07-06 1999-08-23 株式会社東芝 半導体装置およびその製造方法
JPH06350064A (ja) * 1993-06-07 1994-12-22 Canon Inc 半導体装置及びその実装方法
US5511428A (en) * 1994-06-10 1996-04-30 Massachusetts Institute Of Technology Backside contact of sensor microstructures
JP3893645B2 (ja) * 1996-03-18 2007-03-14 ソニー株式会社 薄膜半導体装置およびｉｃカードの製造方法
JP2815001B2 (ja) * 1996-10-21 1998-10-27 日本電気株式会社 薄膜ｓｏｉ基板の製造方法
US5736454A (en) * 1997-03-20 1998-04-07 National Science Council Method for making a silicon dioxide layer on a silicon substrate by pure water anodization followed by rapid thermal densification
JPH11126906A (ja) * 1997-10-22 1999-05-11 Semiconductor Energy Lab Co Ltd 陽極酸化方法
US6352893B1 (en) * 1999-06-03 2002-03-05 Infineon Technologies Ag Low temperature self-aligned collar formation
DE10147894B4 (de) * 2001-07-31 2007-08-23 Infineon Technologies Ag Verfahren zum Füllen von Gräben in integrierten Halbleiterschaltungen
DE10138981B4 (de) * 2001-08-08 2005-09-08 Infineon Technologies Ag Verfahren zur Bildung von Siliziumoxid durch elektrochemische Oxidation eines Halbleiter-Substrats mit Vertiefungen
JP4717290B2 (ja) * 2001-09-12 2011-07-06 株式会社フジクラ 貫通電極の製造方法
WO2003096401A1 (fr) * 2002-05-14 2003-11-20 Matsushita Electric Works, Ltd. Procede d'oxydation electrochimique
JP4035066B2 (ja) * 2003-02-04 2008-01-16 株式会社ルネサステクノロジ 半導体装置の製造方法
JP4199206B2 (ja) * 2005-03-18 2008-12-17 シャープ株式会社 半導体装置の製造方法

Also Published As

Publication number Publication date
WO2009133196A1 (en) 2009-11-05
US20110086507A1 (en) 2011-04-14
US8822330B2 (en) 2014-09-02
JP2011523202A (ja) 2011-08-04
EP2272087B1 (en) 2018-04-04
EP2272087A1 (en) 2011-01-12

Similar Documents

Publication Publication Date Title
TWI544576B (zh) 形成全包覆互連線的方法
JP6089252B2 (ja) 無線周波数用途又は電力用途のための電子装置及びそのような装置を製造するためのプロセス
JPS5837987B2 (ja) 埋設酸化物分離領域の形成方法
TWI374483B (en) Method for fabricating vertical channel transistor in semiconductor device
US20030008473A1 (en) Anodizing method and apparatus and semiconductor substrate manufacturing method
EP2458037A1 (en) A method for precisely controlled masked anodization
JP2004241479A (ja) 半導体装置の製造方法
TW200913132A (en) Method for forming isolation layer in semiconductor device
Li et al. Formation of through silicon vias for silicon interposer in wafer level by metal-assisted chemical etching
JP5528430B2 (ja) 酸化層の形成方法
JP4199206B2 (ja) 半導体装置の製造方法
JPH05160342A (ja) 半導体装置及びその製造方法
US7659164B1 (en) Method for fabricating capacitor of semiconductor device
JP2001523050A (ja) 少なくとも１つのコンデンサを有する回路構造およびその製造方法
TWI233659B (en) Method of forming isolation film of semiconductor device
JPH06326077A (ja) シリコン基板内に孔構造を形成する方法
US20160372336A1 (en) Method for Manufacturing a Semiconductor Device by Hydrogen Treatment
JP4625216B2 (ja) 低温犠牲酸化物形成法
TWI250552B (en) Plating apparatus, plating method, and manufacturing method of semiconductor device
TWI237296B (en) Semiconductor member and the method for manufacturing the same
TW583746B (en) Method of forming a bottle trench
TWI274381B (en) Method for fabricating semiconductor device and method for fabricating capacitor in a semiconductor device
KR100808595B1 (ko) 반도체 소자의 소자분리막 형성 방법
TW543109B (en) Formation method of bottle-shaped trench using electrochemical etching
CN111354676A (zh) 形成氧化物结构的方法

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20111215

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20111215

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20120820

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120904

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20121204

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130402

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130702

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20131001

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20140131

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20140207

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20140318

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20140415

R150 Certificate of patent or registration of utility model

Ref document number: 5528430

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees