JP3893645B2 - 薄膜半導体装置およびｉｃカードの製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、薄膜半導体装置およびＩＣカードすなわちＩＣ（集積回路）を内蔵するカード）の製造方法に係わる。
【０００２】
【従来の技術】
近年、マイクロプロセッサとＩＣメモリを内蔵するＩＣカードが注目されている。ＩＣカードは、磁気カードに比較してきわめて大きな記憶容量を有し、高度なセキュリティ機能を有することが特徴である。
【０００３】
このＩＣカードは、通常札入れなどに入れて携帯されることが多く、衣服のポケットなどに収容された場合、携帯者の動きによりカードに曲げの力が加わる。カードが曲げられた際の曲げ力により、ＩＣチップを埋設したプラスチック基板が変形し、ＩＣチップに力が加わってしまう。
【０００４】
ところが、従来通常のＩＣチップ、すなわち半導体チップ自体にはフレキシブル性がなく、しかも、比較的脆弱であることから、上述したＩＣチップに外力が与えられると、このＩＣチップが破損するおそれがある。このようなＩＣチップの破損防止のために、曲げに対する機械的強度の向上や、ＩＣチップ実装部分とその他の境界部分を軟質化することにより曲げ応力を吸収する等、種々の提案がなされている。
【０００５】
【発明が解決しようとする課題】
しかしながら、実際には、ＩＣチップ自体が、剛性（堅い）状態すなわちフレキシブルでないままで、その破損を確実に回避するように外力を吸収させる構造とすることは困難である。そこで、このような、ＩＣカードをはじめとして、ＩＣチップを有してなる半導体装置においては、このＩＣチップすなわち半導体チップ自体が、フレキシブルであって、曲げ応力を吸収できるように構成することが望ましい。
【０００６】
また、この半導体チップとしては、アモルファス半導体や多結晶半導体であるより、単結晶半導体である方が、電気的特性にすぐれていることから、この種のＩＣチップ等の半導体装置においても単結晶半導体によって構成することが望ましい。
【０００７】
本発明製造方法においては、容易、確実、量産的に、薄膜半導体装置およびＩＣカードを製造することができ、また、これらをフレキシブルにも構成できるようにするものである。
【０００８】
また、本発明においては、薄膜半導体装置あるいはＩＣカードにおいて、その少なくとも半導体チップを覆って保護樹脂膜を形成することによってパッケージングを行い、このパッケージングを含めて、全体として充分に薄膜構成とすることができ、またフレキシブル化をはかることができるようにして、ＩＣチップの破損を効果的に回避することができるようにし、半導体装置あるいはＩＣカードを容易、確実、量産的に、したがって、低価格をもって製造することができるようにする。
【０００９】
【課題を解決するための手段】
本発明による薄膜半導体装置の製造方法は、半導体基体表面を多孔質層に変化させる工程と、この多孔質層に半導体膜を形成する工程と、この半導体膜上に回路素子もしくは集積回路を形成する工程と、この回路素子もしくは集積回路を形成した半導体膜を多孔質層を介して半導体基体から剥離する工程と採って目的とする薄膜半導体装置を製造する。
【００１０】
また、本発明によるＩＣカードの製造方法は、半導体基体表面を多孔質層に変化させる工程と、この多孔質層に半導体膜を形成する工程と、半導体膜上に回路素子もしくは集積回路を形成する工程と、この回路素子もしくは集積回路を形成した半導体膜に、ＩＣカードを構成する基板を貼り合わせて、この半導体膜と基板とを一体化する工程と、これら半導体膜と基板とを一体として半導体基体から剥離する工程とを採って目的とするＩＣカードを製造する。
【００１１】
また、本発明による製造方法においては、半導体基体表面を多孔質層に変化させる工程と、この多孔質層に半導体膜を形成する工程と、半導体膜に集積回路を形成する工程と、この集積回路が形成された半導体膜上に、剛性を有する保持基板を接合する工程と、保持基板が接合された状態で、半導体膜を上記多孔質層を介して半導体基体から剥離する工程と、保持基板にダイシング用フィルムを接合する工程と、半導体膜をチップ化するダイシングを、半導体膜から保持基板に差し渡って行うダイシング工程と、ダイシングによってチップ化された保持基板を有する半導体チップを、支持基板に接合する工程と、保持基板を除去する工程と、少なくとも半導体チップを覆って保護樹脂膜を被着形成してパッキングを行う工程とを採って目的とする薄膜半導体装置を製造する。
【００１２】
上述の本発明製造方法によれば、半導体基体表面自体を変化させて多孔質層を形成し、これの上に半導体膜を形成し、この半導体膜に、半導体集積回路を形成し、この半導体膜を多孔質層におけるあるいは多孔質層との界面における破断によって半導体基体から剥離して、半導体チップを構成するので、この半導体膜すなわち半導体チップは回路素子を形成できる程度に充分薄く、容易、確実に形成することができる。
【００１３】
したがって、本発明製造方法によれば、フレキシブルな半導体チップとして構成することができ、薄膜半導体装置、ＩＣカードにおいて、半導体チップを含めて全体としてフレキシブルに構成することができることによって、これらの外力による破損を効果的に回避できる。
【００１４】
また、本発明製造方法によれば、ＩＣカードを構成する基板すなわち支持基板自体に半導体膜を接合し、その後この半導体膜を、これを形成した半導体基板から剥離する方法によることができるので、薄膜半導体を取り扱うにもかかわらず、ハンドリング良く容易にＩＣカードを製造することができる。
【００１５】
また、本発明においては、パッケージングを、保護樹脂膜の被覆によって行うものであるが、この場合においても、その全体の厚さを充分に小さくできるものであることから、パッケージングを行うにもかかわらず、全体としてフレキシブルに構成することができる。
【００１６】
また、本発明製造方法における多孔質層上に形成する半導体膜は結晶性にすぐれたいわゆるエピタキシャル半導体膜としても形成することができる。
【００１７】
【発明の実施の形態】
本発明の実施の形態を説明する。
本発明においては、半導体基体表面を例えば陽極化成によって変化させて、互いに多孔率（ポロシティ）が異なる２層以上の層からなる多孔質層を形成する。そして、この多孔質層の表面に半導体膜をエピタキシャル成長し、これに回路素子もしくは集積回路を形成する。その後このエピタキシャル半導体膜を多孔質層を介して、半導体基体から剥離して目的とする薄膜半導体装置を製造する。
【００１８】
一方、残された半導体基体は、再び上述した薄膜半導体の製造に繰り返して使用される。また、この繰り返し使用されて薄くなった半導体基体は、これ自体を薄膜半導体として用いることができる。
【００１９】
多孔質層の形成工程においては、その表面に面して多孔率が低い層を形成し、多孔質化がされない半導体基体に近い側すなわち内部側に多孔率が高い層を形成する。
【００２０】
また、多孔質層形成工程において、例えば多孔率が低い表面層と、この表面層と半導体基体との間に形成され、多孔率が表面層のそれより高い中間多孔率層と、この中間多孔率層内もしくはこの中間多孔率層の下層すなわち多孔質化がなされていない半導体基体との界面に形成され、中間多孔率層より高い多孔率を有する高多孔率層とを形成することができる。
【００２１】
多孔質層を形成する陽極化成においては、半導体基体表面を低電流密度で陽極化成する工程と、その後、高電流密度で陽極化成する工程とをとる。
【００２２】
また、陽極化成において、半導体基体表面を低電流密度で陽極化成する工程と、更にこの低電流密度よりも少し高い中間低電流密度で陽極化成する工程と、更にこれより高電流密度で陽極化成する工程とをとることができる。
【００２３】
また、陽極化成において、その高電流密度での陽極化成は、高電流密度の通電を間欠的に行うようにすることができる。
【００２４】
また、多孔質層を形成する陽極化成における、中間低電流密度での陽極化成において、その電流密度を漸次大きくすることができる。
【００２５】
陽極化成は、フッ化水素とエタノールを含有する電解溶液中、あるいはフッ化水素とメタノールを含有する電解溶液中で行うことができる。
【００２６】
また、陽極化成工程において、電流密度を変更するに際して、電解溶液の組成も変更することができる。
【００２７】
多孔質層を形成した後は、水素ガス雰囲気中で加熱することが好ましい。また、多孔質層を形成した後の、水素ガス雰囲気中での加熱工程の前に、多孔質層を熱酸化することが好ましい。
【００２８】
半導体基体は、シリコンＳｉ単結晶体、或る場合はＳｉ多結晶体、あるいはＧａＡｓ単結晶等の化合物半導体など種々の半導体材料基体によって構成することができるが、Ｓｉ単結晶薄膜を形成する場合においては、Ｓｉ単結晶基体を用いることが好ましい。
【００２９】
半導体基体の形状は、種々の構成を採るこができる。例えばウェファ状すなわち円板状、あるいは基体表面が曲面を有する単結晶引上げによる円柱体状インゴットによるなど、種々の形状とすることができる。
【００３０】
また、半導体基体は、ｎ型もしくはｐ型の不純物がドープされた半導体基体あるいは、不純物を含まない半導体基体によって構成することができる。しかし、陽極化成を行う場合は、ｐ型の不純物が高濃度にドープされた低比抵抗の半導体基体いわゆるｐ+ のＳｉ基体を用いることが好ましい。この半導体基体としてｐ+ 型Ｓｉ基体を用いるときは、ｐ型不純物の例えばボロンＢが、約１０19atoms/cm3 程度にドープされ、その抵抗が０．０１〜０．０２Ωｃｍ程度のＳｉ基板を用いることが望ましい。そして、このｐ+ 型Ｓｉ基体を陽極化成すると、基板表面とほぼ垂直方向に細長く伸びた微細孔が形成され、結晶性を維持したまま多孔質するため、望ましい多孔質層が形成される。
【００３１】
このように結晶性を維持したまま多孔質された多孔質層上に、半導体膜をエピタキシャル成長する。この半導体膜は、単層のエピタキシャル成長による半導体膜によって構成することもできるし、２層以上の複層半導体膜とすることができる。
【００３２】
このように、半導体基体上にエピタキシャル成長した半導体膜は、半導体基体から剥離するが、この剥離に先立って例えば半導体膜上に、フレキシブル樹脂シート等による支持基板を接合してこの支持基板とエピタキシャル半導体膜とを一体化した後、エピタキシャル半導体膜を支持基板と共に、半導体基体から、この半導体基体に形成した多孔質層を介して剥離することができる。
【００３３】
この支持基板は、フレキシブルシートに限られるものでなくガラス基板、樹脂基板あるいは例えば所要のプリント配線がなされたフレキシブル、もしくは剛性いわゆる堅い（リジッド）透明プリント基板によって構成することもできるものである。
【００３４】
半導体基体表面には、多孔率を異にする２層以上からなる多孔質層を形成するものであるが、最表面の多孔質層は、その多孔率が比較的小さく緻密な多孔質層として形成し、この多孔質層上に良好にエピタキシャル半導体膜を成長させることができるようにし、またこの表面層より内側すなわち下層側においては比較的多孔率の高い多孔質層を基体面に沿って形成することによってこれ自体の高多孔率化による機械的強度の低下、あるいはこの多孔質層と他との格子定数の相違に基く歪みによって脆弱化し、この層においてエピタキシャル半導体膜の剥離、すなわち分離を容易に行うことができる。例えば、超音波印加によって分離させることができる程度に弱い多孔質層を形成することも可能となる。
【００３５】
多孔質層の表面より内側に形成する多孔率を大きくした層は、その多孔率が大きいほど上述の剥離が容易になるが、この多孔率が余り大きいと、上述したエピタキシャル半導体膜の剥離処理前に、剥離を発生させたり、多孔質層に破損を来すおそれがあることから、この多孔率の大なる層における多孔率は、４０％以上７０％以下とする。
【００３６】
また、多孔質層に多孔率の大なる層を形成する場合、その多孔率が大きくなるにつれ歪みが大きくなり、この歪の影響が多孔質層の表面層にまで及ぶと、表面層に亀裂を発生させるおそれが生じてくる。また、このように多孔質層の表面にまで歪の影響が生じると、これの上にエピタキシャル成長させる半導体膜に結晶欠陥を発生させる。そこで、多孔質層には、その多孔率が高い層と多孔率の低い表面層との間に、歪みを緩和するバッファ層として、表面層よりは多孔率が高く、かつ高多孔率層に比しては多孔率が低い中間多孔率を有する中間多孔率層を形成する。このようにすることにより、高多孔率層の多孔率を、上述のエピタキシャル半導体膜の剥離を確実に行うことができる程度に大きくし、しかも結晶性にすぐれたエピタキシャル半導体膜の形成を可能にする。
【００３７】
上述した半導体基体表面の多孔質化の陽極化成は、公知の方法、例えば伊藤らによる表面技術Ｖｏｌ．４６，Ｎｏ．５，ｐｐ．８〜１３，１９９５〔多孔質Ｓｉの陽極化成〕に示された方法によることができる。すなわち、例えば図１にその概略構成図を示す２重セル法で行うことができる。この方法は、第１および第２の槽１Ａおよび１Ｂを有する２槽構造の電解溶液槽１が用いられる。そして、両槽１Ａおよび１Ｂ間に多孔質層を形成すべき半導体基体１１を配置し、両槽１Ａおよび１Ｂ内に、直流電源２が接続された対の白金電極３Ａおよび３Ｂの各一方が配置される。電解溶液槽１の第１および第２の槽１Ａおよび１Ｂ内には、それぞれ例えばフッ化水素ＨＦとエタノールＣ2 Ｈ5 ＯＨとを含有する電解溶液４、あるいはフッ化水素ＨＦとメタノールＣＨ3 ＯＨとを含有する電解溶液４が収容され、第１および第２の槽１Ａおよび１Ｂにおいて電解溶液４に半導体基体１１の両面が接触するように配置され、かつ両電極３Ａおよび３Ｂが電解溶液４に浸漬配置される。そして、半導体基体１１の多孔質層を形成すべき表面側の槽１Ａ内の電解溶液４に浸漬されている電極３Ａ側を負極側として、直流電源２が接続されて両電極３Ａおよび３Ｂ間に通電がなされる。このようにすると、半導体基体１１側を陽極側、電極３Ａを陰極側とする給電がなされ、これにより、半導体基板の電極３Ａ側に対向する表面が侵蝕されて多孔質化する。
【００３８】
この２槽セル法によるときは、オーミック電極を半導体基体に被着形成することが不要となり、このオーミック電極から不純物が半導体基体に導入することが回避される。
【００３９】
そしてこの陽極化成における条件の選定により、形成される多孔質層の構造が変化するものであり、これによってこれの上に形成する半導体膜の結晶性および剥離性が変化する。
【００４０】
本発明方法においては、前述したように、多孔率を異にする２層以上の層からなる多孔質層を形成するものであり、この場合、陽極化成処理において、電流密度が異なる２段階以上の多段階陽極化成法を採用する。具体的には、表面に多孔率が低いすなわち口径の小さい微細孔による比較的緻密な低多孔率の多孔質層を作製するため、まず、低電流密度で第１陽極化成を施す。多孔質層の膜厚は時間に比例するので、所望する膜厚になるような時間で陽極化成を行う。その後、かなり高い電流密度で第２陽極化成を行えば、最初に形成された低多孔率の多孔質層の下側に多孔率の大きい高多孔率の多孔層が形成される。すなわち、少くとも多孔率の低い低多孔率質層と、多孔率の高い高多孔率層を有する多孔質層が形成される。
【００４１】
そして、この場合、低多孔率の多孔質層と、高多孔率の多孔質層との界面付近には、両者の格子定数の違いにより大きな歪みが生じる。この歪みがある値以上になると、多孔質層は２つに分離する。したがって、この歪みによる分離あるいは、多孔率による機械的強度の低下による分離が生じるか、生じないかという境界条件付近の陽極化成条件で多孔質層を形成すれば、この多孔質層上に成長させた半導体膜、例えばエピタキシャル半導体膜は、この多孔質層を介して容易に分離することができる。
【００４２】
この場合の、低電流密度の第１陽極化成は、例えば０．０１〜０．０２Ωｃｍのｐ型シリコン単結晶基体を用い、ＨＦ：Ｃ2 Ｈ5 ＯＨ＝１：１（ＨＦが４９％溶液、Ｃ2 Ｈ5 ＯＨが９５％溶液での体積比）（以下同様）のとき、０．５〜１０ｍＡ／ｃｍ2 程度の低電流密度で数分間から数十分間行う。また、高電流密度の第２陽極化成は、例えば４０〜３００ｍＡ／ｃｍ2 程度の電流密度で、１〜１０秒間、好ましくは３秒間前後の時間で行う。
【００４３】
上述した第１および第２の２段階の陽極化成では、多孔質層内部の高多孔質層で発生する歪みがかなり大きくなるため、多孔質層の表面までこの歪みの影響が及び、この場合、前述したように、亀裂の発生や、これの上に形成するエピタキシャル半導体膜に結晶欠陥を発生させるおそれが生じる。そこで、多孔質層において、低多孔率の表面層と高多孔率層との間に、これらによって発生する歪みを緩和するバッファー層として、表面層よりは多孔率が高く、かつ高多孔率層に比しては多孔率が低い中間多孔率層を形成する。具体的には、最初に低電流密度の第１陽極化成を行い、次いで第１陽極化成よりもやや高い電流密度の第２陽極化成を行って、その後それらよりもかなり高い電流密度で第３陽極化成を行う。第１陽極化成の条件は、特に制限されないが、例えば０．０１〜０．０２Ωｃｍのｐ型シリコン単結晶基体を用い、電解溶液としてＨＦ：Ｃ2 Ｈ5 ＯＨ＝１：１を用いるとき、０．５〜３ｍＡ／ｃｍ2 未満程度、第２陽極化成の電流密度は例えば３〜２０ｍＡ／ｃｍ2 程度、第３陽極化成の電流密度は、例えば４０〜３００ｍＡ／ｃｍ2 程度で行うことが好ましい。例えば１ｍＡ／ｃｍ2 の電流密度で陽極化成を行うと、多孔率は約１６％程度、７ｍＡ／ｃｍ2 の電流密度で陽極化成を行うと、多孔率は約２６％、２００ｍＡ／ｃｍ2 の電流密度で陽極化成を行うと、多孔率は約６０〜７０％程度になる。このような陽極化成を行った多孔質層上にエピタキシャル成長を行うと、結晶性のよいエピタキシャル半導体膜が成膜できる。
【００４４】
また、上述したように電流密度を３段階とする陽極化成を行う場合、第１陽極化成で形成される多孔率が低い表面層はそのまま低い多孔率を保ち、第２陽極化成で形成される多孔率がやや高い中間多孔率層、すなわちバッファー層は、表面層より内側、すなわち表面層と多孔質化がされていない半導体基体との界面に形成されて、多孔質層は表面層と中間多孔率層との２層構造となる。また、上述の第３陽極化成で形成される多孔率の高い高多孔率層は、原理は不明であるが、その電流密度を９０ｍＡ／ｃｍ2 程度以上とすると、第２陽極化成で形成した中間多孔率層内にすなわち中間多孔質層の厚さ方向の中間部に形成される。
【００４５】
また中間多孔率層の形成において、この中間多孔率層を形成する陽極酸化を多段階例えば４ｍＡ／ｃｍ2 で数分間、１０ｍＡ／ｃｍ2 で数分間もしくは漸次例えば通電電流密度を１ｍＡ／ｃｍ2 から１０ｍＡ／ｃｍ2 へと変化する条件下で行うことによって、低多孔率表面層と、高多孔率層との間に階段的にもしくは傾斜的にその多孔率を、表面層から高多孔率層側に向かって高めた中間多孔率層を形成する。このようにすれば、表面層と高多孔率層との間の歪みは、より緩和されて、さらに確実に結晶性のよい半導体膜をエピタキシャル成長することができる。
【００４６】
ところで、分離面は、最後に行う多孔率の大きい多孔質層とその直前に行う多孔率の小さいバッファー層との界面で格子定数の違いによる歪みが大きくかかることによって形成することができるが、この最後の陽極化成を行うときに工夫をすると、分離面がより分離しやすくなる。それは、最後の高電流密度の陽極化成で、例えば時間を３秒間一定に通電するのではなく、１秒間の通電の後陽極化成を停止し、所要時間経過後、例えば１分程度放置した後、同じまたは異なる高電流密度でまた１分間通電してその後陽極化成を停止し、また所要時間経過後、例えば１分程度放置した後、再度同じまたは異なる高電流密度で１秒間通電して陽極化成を停止するという間欠的に通電する方法である。この方法を使用して適当な陽極化成条件を選ぶと、剥離層（分離層）が半導体基板との界面すなわち多孔質層の最下面に形成され、分離面は上記のような中間多孔質層すなわちバッファー層の内部ではなく、多孔質層の半導体基板との界面で分離される。そして半導体基体側表面は電解研磨される。
【００４７】
この場合、多孔質層における歪みが生じる高多孔質層と表面とが最大限に離間し、中間多孔率層によるバッファー効果が最大限に発揮されることになり、良好な結晶性を有するエピタキシャル半導体膜を形成することができる。また、このように中間多孔質層が表面側にのみ形成されるので多孔質層の全体の厚さを小さくすることができ、この多孔質層を形成するための半導体基板の消耗厚さを減らすことができて、この半導体基体の繰り返し使用回数を大とすることができる。
【００４８】
このように、陽極化成条件の選定により、分離面においては、歪が大きく掛かるようにし、しかもこの歪みの影響が半導体膜のエピタキシャル成長面に与えられないようにすることができる。
【００４９】
また、多孔質層上に、結晶性良く半導体のエピタキシャル成長を行うには、多孔質層の表面層の結晶成長の種となる微細孔を小さくすることが望まれる。このように表面層の微細孔を小さくする手段の一つとしては、陽極化成にあたって電解液中のＨＦ濃度を濃くする方法がある。すなわち、この場合、まず表面層を形成する低電流陽極化成では、ＨＦ濃度の濃い電解溶液を使用する。次にバッファー層となる中間多孔率層を形成し、その後、電解溶液のＨＦ濃度を下げてから、最後に高電流密度の陽極化成を行う。このようにすることによって、表面層の微細孔の微細化をはかることができることによって、これの上に結晶性の良いエピタキシャル半導体膜を形成することができるものであり、しかも高多孔率層においては、多孔率を必要充分に高くできるので、エピタキシャル半導体膜の剥離は良好に行うことができる。
【００５０】
この多孔質層の陽極化成における電解溶液の変更は、例えば表面層の形成においては、電解溶液として、例えばＨＦ：Ｃ2 Ｈ5 ＯＨ＝２：１による電解溶液を使用した陽極化成を行い、バッファー層としての中間多孔率層の形成においては、やや薄いＨＦ濃度の電解溶液、例えばＨＦ：Ｃ2 Ｈ5 ＯＨ＝１：１による電解溶液を使用した陽極化成を行い、さらに高多孔率層を形成においては、電解溶液は、さらにＨＦ濃度を薄くして、例えばＨＦ：Ｃ2 Ｈ5 ＯＨ＝１：１〜１：２の電解溶液を用いた高電流密度の陽極化成を行う。
【００５１】
なお、上述した多孔質層の形成において、表面層の形成から中間多孔率層の形成にかけて、電流密度を変化させるとき、一旦陽極化成を停止してから、次の陽極化成を行う通電を開始する手順によることもできるし、一旦陽極化成を停止することなくすなわち通電を停止することなく、連続して電流密度を変化させて行うこともできる。
【００５２】
また、陽極化成を行う際は、光を遮断した暗所で行うことが好ましい。これは、光を照射すると、多孔質層の表面に凹凸が多くなり、結晶性の良好なエピタキシャル半導体膜を得ることが困難になることによる。
【００５３】
なお、陽極化成されたシリコンの多孔質層は、可視発光素子として利用できる。この場合、上記と逆に光を照射しながら陽極化成することが好ましく、これにより発光効率が上昇する。更に、酸化させると、波長にブルーシフトが起こる。また、半導体基体は、ｐ型でもｎ型でもよいが、不純物を導入しない高抵抗のものの方が好ましい。
【００５４】
以上の工程により、表面（片面または両面）に多孔質層が形成された半導体基板を得ることができる。なお、多孔質層全体の膜厚は、特に制限されないが、１〜５０μｍ、好ましくは３〜１５μｍ、通常８μｍ程度の厚さとすることができる。多孔質層全体の厚さは、半導体基板をできる限り繰り返し使用できるようにするためにできるだけ薄くすることが好ましい。
【００５５】
また、多孔質層上に、半導体膜を成膜するに先立って、多孔質層をのアニールを行うことが好ましい。このアニールは、水素ガス雰囲気中での熱処理、すなわち水素アニールを挙げることができる。この水素アニールを行うときは、多孔質層の表面に形成された自然酸化膜の完全な除去、および多孔質層中の酸素原子を極力除去することができ、多孔質層の表面が滑らかになり、良好な結晶性を有するエピタキシャル半導体膜を形成することができる。同時にこの前処理によって、高多孔率層と中間多孔率層との界面の強度を一層弱めることができて、エピタキシャル半導体膜の基板からの分離をより容易に行うことができる。この場合の水素アニールは、例えば９５０℃〜１１５０℃程度の温度範囲で行う。
【００５６】
また、水素アニールの前に、多孔質層を低温酸化させると、多孔質層の内部は酸化されるので、水素ガス雰囲気中での熱アニールを施しても多孔質層には大きな構造変化が生じない。つまり、多孔質層の表面への剥離層からの歪みが伝わりにくくなり、良質な結晶性のエピタキシャル半導体膜を成膜することができる。この場合の低温酸化は、例えばドライ酸化雰囲気中で４００℃で１時間程度で行うことができる。
【００５７】
そして、上述したように多孔質層表面に半導体のエピタキシャル成長を行う。この半導体のエピタキシャル成長は、単結晶半導体基板の表面に形成された多孔質層は、多孔質ながら結晶性を保っていることから、この多孔質層上へのエピタキシャル成長は可能である。この多孔質層表面へのエピタキシャル成長は、例えばＣＶＤ法により、例えば７００℃〜１１００℃の温度で行うことができる。
【００５８】
また、上述した水素アニール、および半導体のエピタキシャル成長のいずれにおいても、半導体基体を所定の基体温度に加熱する方法としては、いわゆるサセプタ加熱方式によることもできるし、半導体基体自体に直接電流を流して加熱する通電加熱方式等を採ることができる。
【００５９】
多孔質層上に成長させる半導体膜は、前述したように、単層半導体膜とすることも複数の半導体層の積層による複層半導体膜とすることができる。また、この半導体膜は半導体基体と同じ物質でもよいし、異なる物質でもよい。例えば、単結晶Ｓｉ半導体基体を用い、その表面に形成した多孔質層にＳｉ、あるいはＧａＡｓ等の化合物半導体、またはシリコン化合物、例えばＳｉ1-y Ｇｅy をエピタキシャル成長するとか、これらを適宜組み合わせ積層する等、種々のエピタキシャル成長を行うことができる。
【００６０】
一方、化合物半導体による薄膜半導体を形成する場合においては、半導体基体として化合物半導体基体を用いることができ、この場合においてもこれに陽極化成を行えば、同様に表面に多孔質層を有する半導体基体を構成することができる。そして、その多孔質層上に化合物半導体をエピタキシャル成長させれば、例えばＳｉ半導体基体上に化合物半導体をエピタキシャル成長させる場合よりも格子不整合を小さくすることができることから良好な結晶性をもつ薄膜化合物半導体を形成することができる。
【００６１】
また、半導体膜には、その成長に際してｎ型もしくはｐ型の不純物を導入することができる。あるいは、半導体膜の成膜後に、イオン注入、拡散等によって不純物の導入を全面もしくは選択的に行うこともできる。この場合、その使用目的に応じて、導電型、不純物の濃度、種類の選択がなされる。
【００６２】
また、半導体膜の厚さも、薄膜半導体の用途に応じて適宜選択することができる。例えば、半導体集積回路を薄膜半導体に形成する場合、半導体素子の動作層は数μｍ程度の厚さであるので、例えば５μｍ程度の厚さに形成することができる。
【００６３】
上述のようにして得られたエピタキシャル半導体膜の表面には、やや凹凸があり、このエピタキシャル半導体膜に対する回路素子もしくは集積回路の形成工程で行われる例えばフォトリソグラフィ工程におけるフォトレジストに対する露光処理での露光装置のマスク合わせの精度が低下するなどの不都合が生じる場合は、エピタキシャル半導体膜表面を研磨することが好ましい。この場合、多孔質層が脆く、弱くなっているので、この多孔質層に負担がかからない弱い研磨を行う。
【００６４】
次に、回路素子もしくは集積回路を、エピタキシャル半導体膜に形成する。例えばＤＲＡＭ（Dynamic Random Access Memory）や、ＣＭＯＳ（Complementary Matal Oxide Semiconductor ）など、半導体素子、あるいはこれらの素子を組み合わせた集積回路を形成する。これら回路素子もしくは集積回路は、通常一般の半導体製造技術によることができる。その製造は、例えば拡散炉、イオン注入装置、露光装置、ＣＶＤ（化学的気相成長）装置、スパッタ装置、洗浄装置、ドライエッチング装置、エピタキシャル成長装置等を使用して半導体基体に形成できる全ての回路素子もしくは集積回路に適用できる。また、回路素子もしくは集積回路としては例えば、ダイオードなどの個別半導体、デジタルまたはアナログＩＣ、フラッシュメモリ等その種類を問わない。
【００６５】
このように、半導体膜に回路素子もしくは集積回路が形成された薄膜半導体装置は、その全体を絶縁層によって被覆しておくことが好ましい。
【００６６】
このように、回路素子もしくは集積回路を形成して後、この半導体膜、すなわち薄膜半導体装置に、支持基板を接合する。この支持基板は、例えば樹脂基板、ガラス基板、金属基板、セラミック基板などその種類に制限はない。例えば、ＩＣカードを構成するフレキシブル基板やカバーシートなどに貼り付け、ＩＣカードを構成するようにしてもよい。また、支持基板にも、回路素子もしくは集積回路を形成することもできるものであり、プリント基板等によって構成することができる。この支持基板の接合方法は、例えば接着剤、半田、粘着材等による接合によることができ、その接合強度は、後に行う多孔質層を介しての剥離強度以上の接合強度、すなわち剥離に要する力で接合が破壊することのない程度の接合強度とされ、この支持基板と半導体膜とが一体化して、半導体基体から半導体膜を剥がすことができる程度の接着強度を示す接合剤が用いられる。
【００６７】
このようにして、支持基板と半導体膜とを一体化させた後、これを半導体基体から多孔質層を介して、すなわち多孔質層内部での破壊、半導体基体の界面（本発明でいう半導体基体の界面とは、半導体基体の多孔質化された部分とされていない半導体基体）との界面での破壊によって剥離させる。この剥離は、高多孔質層を有する多孔質層においては、その高多孔質層で容易に分離する。
【００６８】
このようにして剥離のなされた半導体膜の、半導体基体からの剥離面には、多孔質層が残存している場合があり、この多孔質層は、必要により、研磨、エッチングなどでこれを除去する。また、除去せずにそのままでもよい。あるいは、剥離面の保護のために、保護膜を被着するとか、保護基板例えば樹脂基板を貼り合わせてもよい。
【００６９】
以上のように製造された薄膜半導体装置は、極めて薄い半導体膜による薄膜半導体に回路素子もしくは集積回路が形成されたもので、フレキシブルで、かつ薄いという特性を利用して、例えばＩＣカードをはじめとして、携帯機器等の電子機器に応用が可能であり、近年の軽薄短小に適応したものである。
【００７０】
一方、分離された半導体基体は、その表面を研磨して再び使用可能である。例えば１回の薄膜半導体装置の製作に消費される基板の厚さは約３〜２０μｍ程度であるため、１０回の繰り返し使用でも消費される厚さは約３０〜２００μｍである。そのため、高価な単結晶の半導体基体を繰り返し使用できるので、本発明方法は、極めて低コスト、かつ低エネルギーで薄膜半導体装置を製造することができる。なお、半導体基体表面に消費した分のエピタキシャル成長を行えば、永久に同一の半導体基体を用いることができ、更に低コスト、低エネルギーで薄膜半導体装置を製造することができる。
【００７１】
次に、本発明の実施例を挙げて説明する。しかしながら、本発明は、この実施例に限定されるものではない。
【００７２】
〔実施例１〕
図２および図３はこの実施例の工程図を示す。
先ず、高濃度にボロンがドープされて、比抵抗が例えば０．０１〜０．０２Ωｃｍ）とされた単結晶Ｓｉによるウエファ状の半導体基体１１を用意した（図２Ａ）。
。
そして、この半導体基体１１の表面を陽極化成して半導体基体１１の表面に多孔質層を形成した。この実施例においては、図１で説明した２槽構造の陽極化成装置を用いて陽極化成を行った。すなわち、第１および第２の各槽１Ａおよび１Ｂ間に単結晶Ｓｉによる半導体基体１１を配置し、両槽１Ａおよび１Ｂには、共にＨＦ：Ｃ2 Ｈ5 ＯＨ＝１：１を注入した。そして、これら各電解溶液槽１Ａおよび１Ｂの電解溶液４中に浸漬配置したＰｔ電極３Ａおよび３Ｂ間に直流電源２によって電流を流した。
【００７３】
まず、電流密度を、１ｍＡ／ｃｍ2 の低電流として、これを８分間通電させた。これにより、口径が小さい微細孔を有し、緻密な多孔率が１６％で厚さが１．７μｍの多孔質層を構成する表面層１２Ｓが形成された（図２Ｂ）。多孔質層の表面における微細孔が小さいと、後に行うＨ2 アニールによって多孔質層の表面がより平坦で滑らかになり、後にこれの上にエピタキシャル成長するＳｉエピタキシャル半導体膜の結晶性がより向上するという効果がある。
その後、一旦通電を停止する。次に、電流密度を７ｍＡ／ｃｍ2 として、８分間の通電を行った。このようにすると、表面層１２Ｓ下に、この表面層に比し多孔率が大きい、多孔率２６％で厚さ６．３μｍの中間多孔率層１２Ｍが形成された（図２Ｃ）。
その後、再び通電を停止する。次に、電流密度を２００ｍＡ／ｃｍ2 に上げて３秒間の通電を行った。このようにすると、中間多孔率層１２Ｍの内部に、すなわち中間多孔率層１２Ｍによって上下から挟み込まれるように、表面層１２Ｓおよび中間多孔率層１２Ｍに比して高い多孔率約６０％で厚さ約０．０５μｍの高多孔率層１２Ｈが形成される（図２Ｄ）。このようにして、表面層１２Ｓと、中間多孔率層１２Ｍと、高多孔率層１２Ｈとによる多孔質層１２が形成される。
【００７４】
このように形成された多孔質層１２は、中間多孔率層１２Ｍと高多孔率層１２Ｈとの多孔率が大きく相違するので、これら界面および界面近傍に大きな歪が生じ、この付近の強度が極端に弱くなる。しかしながら、この歪は、高多孔率層１２Ｈと表面層１２Ｓとの間に中間多孔率層１２Ｍが存在することによって、これがバッファーとして作用し、この歪みにより影響を大きく受けやすい多孔質層の表面への歪みの影響を緩和することができる。したがって、この歪みによって、後に多孔質層上に行うエピタキシャル成長の結晶性への影響を効果的に回避できる。
【００７５】
その後、後に行うエピタキシャル成長がなされる常圧Ｓｉエピタキシャル成長装置において、多孔質層１２を有する半導体基体１１を、Ｈ2 雰囲気中で１１００℃の加熱すなわちアニール処理を行った。このアニールは、室温から１１００℃まで約２０分掛けて昇温し、１１００℃で約３０分間のアニールを行った。このＨ2 アニールにより、口径の小さい微細孔による表面層が平坦で滑らかになる。同時に、多孔質層１２の内部では、中間多孔率層１２Ｍと、高多孔率層１２Ｈの界面付近において、分離強度が、よりいっそう弱くなった。
【００７６】
その後、Ｈ2 アニールを行った常圧Ｓｉエピタキシャル成長装置において、多孔質層１２上すなわち表面層１２Ｓ上にＳｉのエピタキシャル成長を行ってＳｉ半導体膜１３を形成した（図３Ｅ）。このエピタキシャル成長は、先のＨ2 雰囲気中アニール温度の１１００℃から１０３０℃まで降温して、ＳｉＨ4 ガスを用いたＳｉエピタキシャル成長を１７分間行った。これより多孔質層１２上に結晶性に優れた、厚さ約５μｍのＳｉエピタキシャル半導体膜１３が形成された。
【００７７】
このとき、Ｓｉエピタキシャル半導体膜１３表面に、凹凸があるときは、この表面を研磨する。高多孔率層１２Ｈは、上述した歪と、これが高多孔率をもっていわば霜柱状とされて脆弱化されて分離強度が非常に弱くなっているので、これを破損することがないように、弱い力での研磨を行った。これによって、エピタキシャル半導体膜１３の表面はより平坦になった。このようにしたことによって、例えば露光装置のマスク合わせにおいて、より高精度に行うことができる。
【００７８】
このようにしてエピタキシャル成長されたエピタキシャル半導体膜１３に、通常の半導体製造プロセスによって、回路素子もしくは集積回路を形成して、集積回路の構成体１００を得る（図３Ｆ）。図示の例では、ＭＯＳ−ＦＥＴ（絶縁ゲート電界効果型トランジスタ）によるＣＭＯＳ（Complementary ＭＯＳ) を有する集積回路を形成した場合で、この場合、エピタキシャル半導体膜１３の素子間分離を行うべき部分に、局部的酸化いわゆる LOCOS（Local Oxidation of Silicon）によって分離絶縁層５１を形成した。そして、ＭＯＳ−ＦＥＴの形成部に例えばエピタキシャル半導体膜１３の表面熱酸化によってゲート絶縁膜５２を形成し、これの上にゲート電極５３を形成する。このゲート電極５３の形成は、例えばＣＶＤ（化学的気相成長）法によって多結晶Ｓｉを全面的に形成し、フォトリソグラフィによるパターンエッチングによってこれを所要のパターンとしてゲート電極５３を形成する。次に、半導体膜１３のゲート電極５３下の両側に、このゲート電極５３をマスクとして比較的低濃度にｐ型もしくはｎ型の不純物をイオン注入して低濃度のソースおよびドレイン領域を形成する。その後、ゲート電極５３の側面に例えばＳｉＯ2 によるサイドウオール５４を周知の方法で形成する。そして、このサイドウオール５４を含んでゲート電極５３をマスクにその両側に同様のｐ型もしくはｎ型の不純物を高濃度にイオン注入して、これによって形成した高濃度のソースおよびドレイン領域と、先に形成した低濃度のソースおよびドレイン領域とによって、ソースおよびドレイン領域とする半導体領域５５を形成する。このようにしてＬＤＤ（Lightly Doped Drain)型ＭＯＳ−ＦＥＴを形成する。
【００７９】
その後、全面的に例えばＳｉＯ2 による第１の層間絶縁層５６を堆積し、平坦化した後、これの上に第１の配線層５７を形成する。この第１の配線層５７は、第１の層間絶縁層５６に穿設したコンタクトホールを通じて、回路素子の所定の半導体領域５５に電気的にコンタクトする。さらに、全面的に、例えばＳｉＯ2 による第２の層間絶縁層５８を形成し、これの上に第２の配線層５９を形成する。この第２の配線層５９は、第２の層間絶縁層５８に穿設したコンタクトホールを通じて、例えば下層の第１の配線層の所定部に電気的にコンタクトする。
【００８０】
このように、半導体膜１３に形成した集積回路を、半導体基体１１から分離する。まず、接着剤６０を介して例えばフレキシブル樹脂基板よりなる支持基板６１を集積回路が形成された半導体膜１３上、したがって、第２の配線層５９が形成された第２の層間絶縁層５８上に接合すなわち貼着する（図３Ｇ）。このときの支持基板６１の接着強度は、多孔質層１２による半導体基体１１からの分離強度よりも強い強度、すなわち分離に際して支持基板６１に剥離が生じない程度の接着強度とする。
【００８１】
次に、半導体基体１１と支持基板６１との間に両者を引き離す方向の外力を与える。このようにすると、前述したように弱い強度とされた多孔質層１２の高多孔率層１２Ｈもしくはその近傍で分離が生じ、半導体基体１１から支持基板６１とともに集積回路が形成された半導体膜１３が剥離する（図４Ｈ）。
【００８２】
この場合の、半導体膜１３と、半導体基体１１との分離面は、多孔質層１２が残存するが、この面に樹脂膜を塗布することによって裏面の保護を行う保護膜６２を形成する（図４Ｉ）。
【００８３】
このようにすると、フレキシブルな基板６１に、薄膜に形成されたことによってフレキシブルなエピタキシャル半導体膜１３による単結晶Ｓｉ集積回路が形成され、全体としてフレキシブルな目的とする薄膜半導体装置この例では薄膜半導体集積回路を得ることができた。
【００８４】
分離して残された単結晶Ｓｉ半導体基体１１は、再び上述したと同様な方法を採って薄膜半導体装置を得るための半導体基体として用いることができる。あるいは、この薄膜半導体装置の繰り返し製造によって半導体基体１１の厚さが薄くなった場合には、これ自体に回路素子もしくは集積回路を形成する薄膜半導体として用いることができる。
【００８５】
〔実施例２〕
この実施例においては、図５にその概略斜視図を示すように、光透過性樹脂によるＩＣカードを構成する支持基板７０上に、それぞれ薄膜半導体による薄膜集積回路７１と薄膜太陽電池７２とが形成されてなるＩＣカードを製造する場合である。
【００８６】
この場合、先ず薄膜半導体集積回路装置７０を構成する集積回路の構成体と、太陽電池７２を構成する太陽電池の構成体とを作製する。
集積回路の構成体は、図３Ｆで示した集積回路の構成体１００によって構成することができる。すなわち、この構成体１００の製造方法は、実施例１において図２〜図３Ｆで説明したと同様の方法によって得ることができるので重複説明を省略する。しかしながら、この実施例のＩＣカードにおいては、集積回路の構成体１００は、そのエピタキシャル半導体膜１３には、実施例１で説明したＣＭＯＳによる集積回路に代えてＩＣカード用の集積回路、フラッシュメモリなどの回路が形成される。
【００８７】
一方、太陽電池の構成体の製造方法を、図６〜図８の工程図を参照して説明する。
この場合においても、高濃度にボロンＢがドープされて、比抵抗が例えば０．０１〜０．０２Ωｃｍとされた単結晶Ｓｉによるウエファ状の半導体基体１１を用意した。
【００８８】
そして、この場合においても、図１で説明した２槽構造の陽極化成装置を用いて、第１および第２の槽１Ａおよび１Ｂに共にＨＦ：Ｃ2 Ｈ5 ＯＨ＝１：１の電解溶液４を注入し、各電解溶液槽１Ａおよび１Ｂの電解溶液４中に浸漬配置したＰｔ電極３Ａおよび３Ｂ間に直流電源２によって電流を流した。
【００８９】
先ず、電流密度１ｍＡ／ｃｍ2 で８分間通電して表面層１２Ｓを形成した（図６Ａ）。
一旦通電を停止して後、電流密度７ｍＡ／ｃｍ2 で８分間通電して中間多孔率層１２Ｍを形成した（図６Ｂ）。
更に、一旦通電を停止して後、２００ｍＡ／ｃｍ2 を３秒間通電した。このようにすると、中間多孔率層１２Ｍ内に高多孔率層１２Ｈが形成された（図６Ｃ）。このようにして、表面層１２Ｓと、中間多孔率層１２Ｍと、高多孔率層１２Ｈとによる多孔質層１２が形成される。
【００９０】
この多孔質層１２の形成後、実施例２で説明したと同様の方法によって、常圧Ｓｉエピタキシャル成長装置内でＨ2 雰囲気中でのアニールを行う。このようにすると、多孔質層１２の表面層１２Ｓを滑らかとされ、また、多孔質層１２内部の中間多孔率層１２Ｍと、高多孔率層１２Ｈとの界面付近における強度の脆弱化がなされる。
【００９１】
図１７および図１８は、この実施例における多孔質層の中間多孔質層１２Ｍと高多孔質層１２Ｈとに渡る断面の上述のＨ2 の雰囲気中のアニールを行う前と、行った後の各１０万倍の顕微鏡写真に基く模式図で、これらを比較して明らかなようにＨ2 中アニールによって結晶粒の成長が生じ、特に高多孔質層１２Ｈにおいては孔部の拡大成長が著しく生じて、霜柱状（図１８では柱が存在しない部分での断面を示している）の極めて粗なる層を形成し、この部分における脆弱性が著しくなる。
【００９２】
その後、アニールを行った常圧Ｓｉエピタキシャル成長装置に、ＳｉＨ4 ガスとＢ2 Ｈ6 ガスとを用いたエピタキシャル成長を２分間行って、厚さ０．５μｍの、ボロンＢが１０19atoms/cm3 にドープされたｐ+ Ｓｉによる第１のエピタキシャル成長による第１の半導体層１３１を形成し、次に、Ｂ2 Ｈ6 ガスの流量を変更して、Ｓｉエピタキシャル成長を１７分間行って、厚さ５μｍの、ボロンＢが１０16atoms/cm3 にドープされた低濃度のｐ- Ｓｉによる第２のエピタキシャル成長による第２の半導体層１３２を形成し、更にＢ2 Ｈ6 ガスに換えてＰＨ3 ガスを供給して、エピタキシャル成長を２分間行って、ｐ- エピタキシャル半導体層１３２上に、リンＰが１０19atoms/cm3 の高濃度にドープされたｎ+ Ｓｉによる第３のエピタキシャル成長による第３の半導体層１３３を形成して、第１〜第３の半導体層１３１〜１３３よりなるｐ+ −ｐ- −ｎ+ 構造の半導体膜１３を形成した（図７Ｄ）。
【００９３】
次に、この実施例においては、半導体膜１３上に表面熱酸化によってＳｉＯ2 膜すなわち透明の絶縁膜１６を形成し、フォトリソグラフィによるパターンエッチングを行って電極ないしは配線とのコンタクトを行う開口１６Ｗを形成する（図７Ｅ）。この開口１６Ｗは、所要の間隔を保持して図においては紙面と直交する方向に延長するストライプ状に平行配列して形成することができる。このように形成したＳｉＯ2 膜により、界面でのキャリア発生や再結合を極力少なくすることが可能である。
【００９４】
そして、全面的に金属膜の蒸着を行い、フォトリソグラフィによるパターンエッチングを行って受光面側の電極ないしは配線１７を、ストライプ状開口１６Ｗに沿って形成する（図８）。この電極ないしは配線１７を形成する金属膜は、例えば厚さ３０ｎｍのＴｉ膜、厚さ５０ｎｍのＰｄ、厚さ１００ｎｍのＡｇを順次蒸着し、さらにこれの上にＡｇメッキを行うことによって形成した多層構造膜によって構成し得る。その後４００℃で２０〜３０分間のアニールを行った。
このようにして、太陽電池の構成体２００を得た。
【００９５】
このようにして用意された前述の集積回路の構成体１００と、太陽電池の構成体２００とを、支持基板、この例ではＩＣカードを構成する所要のプリント配線が形成された透明樹脂のフレキシブル支持基板に接着剤によって、各エピタキシャル半導体膜側を、支持基板側として接合する。
【００９６】
図９は、集積回路の構成体１００と、太陽電池の構成体２００のフレキシブル支持基板７０に対する接合の工程図を示す。この接合に当たっては、集積回路の構成体１００と、太陽電池の構成体２００の各配線層もしくは電極を、プリント配線７３の対応する所定部に半田づけ等によって電気的に接続させて接着剤６０による接合を行う（図９Ａ）。
【００９７】
次に、各集積回路の構成体１００および太陽電池の構成体２００から、半導体基体１１をそれぞれ剥離する（図９Ｂ）。この剥離は、図４Ｈの工程で説明したように、半導体基体１１の表面の多孔質層１２においてなされる。
【００９８】
このようにすると、フレキシブル基板７０上に、それぞれ集積回路の構成体１００および太陽電池の構成体２００から剥離された薄膜半導体集積回路装置７１と薄膜太陽電池７２とが所定部に形成され、目的とするフレキシブルＩＣカードが形成される（図５および図９Ｃ）。この場合、構成体１００および２００の半導体基体１１の剥離面には、必要に応じて多孔質層の除去および電極の形成がなされる。
【００９９】
その後、図９Ｃで示すように、薄膜半導体集積回路装置７１、薄膜太陽電池７２等を覆って樹脂膜等の保護膜７４を被着形成する。
【０１００】
このようにして形成されたＩＣカードに内蔵された薄膜半導体集積回路装置７１および薄膜太陽電池７２は、共に極めて薄く、フレキシブルであり、ＩＣカードの曲げ応力に充分耐えることができる。
【０１０１】
尚、この実施例では、集積回路と太陽電池を一体化させるＩＣカードを作るため、ＩＣカードの支持基板７０を光透過性としたが、例えば集積回路のみ、あるいは集積回路と液晶素子を形成させる場合等は、他の絶縁物基板による保持基板を用いて、ＩＣカードを形成できることは言うまでもない。
【０１０２】
〔実施例３〕
この実施例においては、パッケージングがなされた薄膜半導体集積回路装置を構成する場合で、この場合を図２〜図３Ｆおよび図１０〜図１６を参照して説明する。
【０１０３】
すなわち、この実施例においても、先ず、高濃度にボロンがドープされて、比抵抗が例えば０．０１〜０．０２Ωｃｍとされた単結晶Ｓｉによるウエファ状の半導体基体１１を用意した（図２Ａ）。
。
そして、この半導体基体１１の表面の陽極化成して半導体基体１１の表面に多孔質層を形成した。こおの実施例においては、図１で説明した２槽構造の陽極化成装置を用いて陽極化成を行った。すなわち、第１および第２の各槽１Ａおよび１Ｂ間に単結晶Ｓｉによる半導体基体１１を配置し、両槽１Ａおよび１Ｂには、共にＨＦ：Ｃ2 Ｈ5 ＯＨ＝１：１を注入した。そして、これら各電解溶液槽１Ａおよび１Ｂの電解溶液４中に浸漬配置したＰｔ電極３Ａおよび３Ｂ間に直流電源２によって電流を流した。
【０１０４】
まず、電流密度を、１ｍＡ／ｃｍ2 の低電流として、これを８分間通電させた。これにより、口径が小さい微細孔を有し、緻密な表面層１２Ｓが形成された（図２Ｂ）。
その後、一旦通電を停止する。次に、電流密度を５ｍＡ／ｃｍ2 として、１０分間の通電を行った。このようにすると、表面層１２Ｓ下に、この表面層に比し多孔率が大きい、中間多孔率層１２Ｍが形成された（図２Ｃ）。
その後、再び通電を停止する。次に、電流密度を１００ｍＡ／ｃｍ2 に上げて３秒間の通電を行った。この場合においても、中間多孔率層１２Ｍの内部に、すなわち中間多孔率層１２Ｍによって上下から挟み込まれるように、表面層１２Ｓおよび中間多孔率層１２Ｍに比し、多孔率が高い高多孔率層１２Ｈが形成される（図２Ｄ）。このようにして、表面層１２Ｓと、中間多孔率層１２Ｍと、高多孔率層１２Ｈとによる多孔質層１２が形成される。
【０１０５】
この多孔質層１２においても、中間多孔率層１２Ｍと高多孔率層１２Ｈとの多孔率が大きく相違するので、これら界面および界面近傍に大きな歪が生じ、この付近の強度が極端に弱くなる。しかしながら、この場合においても、この歪は、高多孔率層１２Ｈと表面層１２Ｓとの間に中間多孔率層１２Ｍが存在することによって、これがバッファーとして作用し、この歪みにより影響を大きく受けやすい多孔質層の表面への歪みの影響を緩和することができる。したがって、この歪みによって、後に多孔質層上に行うエピタキシャル成長の結晶性への影響を効果的に回避できる。
【０１０６】
その後、後に行うエピタキシャル成長がなされる常圧Ｓｉエピタキシャル成長装置において、多孔質層１２を有する半導体基体１１を、Ｈ2 雰囲気中で１１００℃の加熱すなわちアニール処理を行った。このアニールは、室温から１１００℃まで約２０分掛けて昇温し、１１００℃で約３０分間のアニールを行った。このＨ2 アニールにより、口径の小さい微細孔による表面層が平坦で滑らかになる。同時に、多孔質層１２の内部では、中間多孔率層１２Ｍと、高多孔率層１２Ｈの界面付近において、分離強度が、よりいっそう弱くなった。
【０１０７】
その後、Ｈ2 アニールを行った常圧Ｓｉエピタキシャル成長装置において、多孔質層１２上すなわち表面層１２Ｓ上にＳｉのエピタキシャル成長を行ってエピタキシャル半導体膜１３を形成した（図３Ｅ）。このエピタキシャル成長は、先のＨ2 雰囲気中アニール温度の１１００℃から１０３０℃まで降温して、ＳｉＨ4 ガスを用いたＳｉエピタキシャル成長を１７分間行った。これより多孔質層１２上に結晶性に優れた、厚さ約５μｍのＳｉエピタキシャル半導体膜１３が形成された。
【０１０８】
このとき、Ｓｉエピタキシャル半導体膜１３表面に、凹凸があるときは、この表面を研磨する。高多孔率層１２Ｈは、上述した歪と、これが高多孔率をもっていわば霜柱状とされて脆弱化されて分離強度が非常に弱くなっているので、これを破損することがないように、弱い力での研磨を行った。これによって、エピタキシャル半導体膜１３の表面はより平坦になった。このようにしたことによって、例えば露光装置のマスク合わせにおいて、より高精度に行うことができる。
【０１０９】
このようにしてエピタキシャル成長された半導体膜１３に、通常の半導体製造プロセスによって、回路素子もしくは集積回路を形成して、集積回路の構成体１００を得る（図３Ｆ）。図示の例では、ＭＯＳ−ＦＥＴによるＣＭＯＳからそれぞれなり、最終的に互いに分離チップ化される複数の集積回路を形成した場合で、この場合、エピタキシャル半導体膜１３の素子間分離を行うべき部分に、ＬＯＣＯＳによって素子分離絶縁層５１を形成した。そして、ＭＯＳ−ＦＥＴの形成部に例えば半導体膜１３を表面熱酸化することによってゲート絶縁膜５２を形成し、これの上にゲート電極５３を、例えばＣＶＤ法によって多結晶Ｓｉを全面的に形成し、フォトリソグラフィによるパターンエッチングによって所要のパターンとしてゲート電極５３を形成する。次に、このゲート電極５３の両側に、このゲート電極５３をマスクとして比較的低濃度にｐ型もしくはｎ型の不純物をイオン注入して低濃度のソースおよびドレイン領域を形成し、その後、ゲート電極５３の側面に例えばＳｉＯ2 によるサイドウオール５４を形成する。そして、このサイドウオール５４を含んでゲート電極５３をマスクにその両側にｐ型もしくはｎ型の不純物を高濃度にイオン注入して、これによって形成した低濃度のソースおよびドレイン領域と、先に形成した低濃度のソースおよびドレイン領域とによって、ソースおよびドレイン領域とする半導体領域５５を形成する。このようにしてＬＤＤ型ＭＯＳ−ＦＥＴを形成する。
【０１１０】
その後、全面的に例えばＳｉＯ2 による第１の層間絶縁層５６を堆積し、平坦化した後、これの上に第１の配線層５７を形成する。この第１の配線層５７は、第１の層間絶縁層５６に穿設したコンタクトホールを通じて、回路素子の所定の半導体領域５５に電気的にコンタクトする。さらに、全面的に、例えばＳｉＯ2 による第２の層間絶縁層５８を形成し、これの上に第２の配線層５９を形成する。この第２の配線層５９は、第２の層間絶縁層５８に穿設したコンタクトホールを通じて、例えば下層の第１の配線層の所定部に電気的にコンタクトする。
【０１１１】
次に、接着剤１６０を介してこの実施例においては、光透過性を有し、比較的剛性に富んだ、すなわち伸縮性や可撓性（フレキシブル）を殆ど示さない樹脂基板あるいはガラス基板等よりなる保持基板１６１を、集積回路が形成されたエピタキシャル半導体膜１３上、したがって、第２の配線層５９が形成された第２の層間絶縁層５８上に接合すなわち貼着する（図１０Ａ）。このときの保持基板１６１の接着強度は、多孔質層１２による半導体基体１１からの分離強度よりも強い強度、すなわち分離に際して保持基板１６１に剥離が生じない程度の接着強度とする。
【０１１２】
この実施例においては、接着剤１６０としては、上述した接着強度を示すものの、紫外線照射によってその接着性が低下して容易に剥離が可能となる接着剤によって構成した。
【０１１３】
次に、半導体基体１１と保持基板１６１との間に両者を引き離す方向の外力を与えるこのようにすると、前述したように弱い強度とされた多孔質層１２の高多孔率層１２Ｈもしくはその近傍で分離が生じ、半導体基体１１から保持基板１６１とともに集積回路が形成されたエピタキシャル半導体膜１３が剥離する（図１０Ｂ）。
【０１１４】
この場合においても、分離して残された単結晶Ｓｉ半導体基体１１は、再び上述したと同様な方法を採って薄膜半導体装置を得るための半導体基体として用いることができる。あるいは、この薄膜半導体装置の繰り返し製造によって半導体基体１１の厚さが薄くなった場合には、これ自体に回路素子もしくは集積回路を形成する薄膜半導体として用いることができる。
【０１１５】
次に、剛性を有する保持基板１６１側に、面方向の引っ張りによって延伸するダイシング用フィルム８０を接着剤（図示せず）によって接合する（図１０Ｃ）。
【０１１６】
そして、ダイヤモンドカッター等のダイシング装置によって、エピタキシャル半導体膜１３に形成された複数の互いに分離してチップ化されるべき回路素子もしくは集積回路間を、エピタキシャル半導体膜１３側から保持基板１６１を全厚さもしくは殆ど全厚さに渡って切り込んだ切り込み溝１６２を形成し、図においては各ＣＭＯＳ毎に分断して複数のチップ化するダイシング作業を行う。
【０１１７】
その後、ダイシング用フィルム８０を、その面方向に引き延ばして先に分断されたチップ８１を相互に離間させ（図１１Ｄ）、ダイシング用フィルムを剥がす（図１１Ｅ）。
【０１１８】
その後もしくはその前に、保持基板１６１に接合されたチップ８１に関して、それぞれ形状による不良品のチェックを行って良品に関してのみ、チップ８１の裏面に、チップ８１より大きい面積の支持基板８２、この実施例では、フレキシブルポリイミド樹脂フィルムによる支持基板８２を接着強度が充分大きいポリイミド接着剤によって接着した（図１１Ｆ）。この場合、支持基板８２の接着に先立って例えば光遮断フィルム（図示せず）を貼着して置くこともできる。そして、この支持基板８２として、充分面積の大なる基板を用いるときは、これ以降の洗浄等の作業工程においていわゆるバッチ処理を行うことができる。
【０１１９】
保持基板１６１側から紫外線照射を行って、接着剤１６０の接着強度を低下させて保持基板１６１を取り除く（図１２Ｇ）。
【０１２０】
その後、チップ８１を洗浄して紫外線照射によって接着強度が低下した接着剤を化学的に洗浄除去して集積回路の配線層、図示の例では第２の配線層５９の表面を清浄化する（図１２Ｈ）。
【０１２１】
基板８２上に、チップ８１の表面を覆って絶縁性樹脂、ＳｉＯ2 、ＳｉＮ等の絶縁層８３、この実施例ではポリイミド樹脂を塗布した（図１２Ｉ）。このポリイミド樹脂を硬化させるため、１３０℃で１分間のベーキングを行った。
【０１２２】
このポリイミド樹脂による絶縁層８３に、フォトリソグラフィによるパターンエッチングを行って配線層５９に対する外部配線のコンタクト部に、コンタクト窓８３Ｗを形成する（図１３Ｊ）。このフォトリソグラフィ工程は、先ず全面的にフォトレジスト（図示せず）を塗布し、１１０℃で１分間のベーキングを行って、その後パターン露光を行い、アルカリ液によるフォトレジストの現像を行って露光部の除去を行うが、この場合これと同時に、この除去部を通じて露呈したポリイミド樹脂による絶縁層８３のエッチングされコンタクト窓８３Ｗが穿設される。その後、ポリイミド樹脂を硬化させるために、２００℃で６０分間の熱処理と、３５０℃で８０分間の熱処理を行った。
【０１２３】
絶縁層８３上に全面的にＡｌ導電層を、そのコンタクト窓８３Ｗを通じて外部に露呈する配線層５９にオーミックコンタクトさせて被着し、これをフォトリソグラフィによるパターンエッチングによって所要のパターンの外部配線８４を形成する（図１３Ｋ）。尚、この外部配線８４を構成する導電層は、Ａｌに限られるものではなく、例えばＴｉ、Ｎｉ、Ａｕ、Ａｇ、Ｃｕ等によって構成することもできるし、金属層に限られる物ではなく導電性樹脂等によって構成することもできる。
【０１２４】
その後全面的に遮光性樹脂等の遮光性絶縁層８５を塗布し（図１３Ｌ）、フォトリソグラフィによるパターンエッチングを行って支持基板８２上に差し渡って形成された外部配線８４の端子導出部上にコンタクト窓８５Ｗを形成し（図１４Ｍ）、更に全面的にすなわち少なくとも半導体チップ８１の形成部表面を覆ってポリイミド樹脂による保護樹脂膜８６を塗布する（図１４Ｎ）。更に前述したと同様のフォトリソグラフィによってポリイミド樹脂による保護樹脂膜８６にコンタクト窓８５Ｗ上において、コンタクト窓８６Ｗを穿設する（図１５Ｏ）。このコンタクト窓８６Ｗおよび８５Ｗを通じて外部配線８４の端子導出部上に半田を塗布して金属バンプ８７を形成する（図１５Ｐ）。
【０１２５】
このようにして、半導体チップ８１は、保護樹脂膜８６によってパッケージングがなされる。そして、この場合、このパッケージ部全体を含んでその全体の高さ（厚さ）は、１ｍｍ以下とすることができるものであって、したがって、金属バンプ８７の高さはこれより突出する高さとすることができる。このようにして、パッケージングがなされた目的とするフィルム状の半導体集積回路装置が構成される。図１６はこのようにして形成されたフィルム状の半導体集積回路装置の概略斜視図を示す。図１６において、図１５Ｐと対応する部分には同一符号を付し、重複説明を省略する。
【０１２６】
この実施例による半導体集積回路装置は、パッケージングが施されているにも係わらず全体の厚さは充分に薄く１ｍｍ以下とすることができることから、各種電子機器に適用して、短小軽薄に構成することができる。また、薄膜半導体による半導体チップともども全体としてもフレキシブルに構成することができることから、電子機器への適用において、その組み立て配置の自由度が大きい。また、他の外部配線例えばプリント配線への接続において、その接続端子部に、半導体集積回路本体、すなわち半導体チップの配置部より高く金属バンプ８７を構成できることから、この外部配線への接続を金属バンプを介して直接的に例えばフェースダウンボンディングによって接続することができるので、この接続による電子機器の組み立て製造の簡易化、自動化を容易に行うことができる。
【０１２７】
しかしながら、この実施例におけるように、支持基板８２を、フレキシブル基板によって構成する場合に限らず、フレキシブルであることを必要としない半導体装置に本発明を適用する場合においては、支持基板８２としては、剛性すなわち堅い例えばセラミック基板、ガラス基板等によって構成することもできる。また、上述の例では、絶縁層８３をポリイミド樹脂とした場合であるが、そのほかＳｉＯ2 、ＳｉＮ等によって構成することもできる。
【０１２８】
また、前述した各例においては、エピタキシャル半導体膜１３が、単層エピタキシャル半導体膜である場合を示したが、複数のエピタキシャル半導体層を積層した複層構造とすることもできなど上述した例に限られず種々の構成とするができる。
【０１２９】
尚、上述した各例においてはエピタキシャル半導体膜の半導体基体１１からの剥離を、互いに引き離す外力を与えて剥離した場合であるが、或る場合は超音波振動によって剥離することができる。
【０１３０】
上述した各例において陽極化成において、電流密度が大きい場合や、長時間通電によって半導体例えばＳｉの剥離が発生してこれによるＳｉくずが発生して装置内例えば電解溶液槽等に付着した場合は、半導体基板１１を取り出して後電解液に換えて槽内にフッ硝酸を注入することによって不要なＳｉの付着物を溶解除去することができる。
また、陽極化成を行う装置としては、図２の例に限らず、単槽構造において半導体基体を浸漬させる装置を用いることができる。
【０１３１】
上述した本発明製造方法によれば、半導体基体は、表面に多孔質層を形成し、これの上に半導体のエピタキシャル成長を行って、これを剥離するので半導体基体は多孔質化された厚さだけが消耗されるものであるが、上述した半導体膜の形成および剥離の後は、半導体基体表面を研磨することによって、再び多孔質層の形成、半導体膜の形成、剥離を繰り返すことができ、その繰り返し使用が可能であることから、安価に製造できる。また、半導体基体の繰り返し使用によって、これが薄くなった場合には、この半導体基体自体によって薄膜半導体として用いることができるので、半導体基体は、最終的に無効となることなく、殆ど無駄なく使用ができることから、これによってもコストの低減化をはかることができる。
【０１３２】
また、半導体基板１１は、その繰返し利用によって厚さが減少するが、この減少した厚さに見合った厚さの半導体を基板１１にエピタキシャル成長することによって、上述したＩＣカードを始めとして半導体装置の製造を繰返し行うことができる。このようにするときは、永久的に同一の半導体基体の使用が可能となるので、更に低コスト、低エネルギーで太陽電池を製造することができる。
【０１３３】
また、本発明製造方法によれば、エピタキシャル成長による半導体膜上にプリント基板などの支持基板を接合して基板と半導体膜とを一体化させた後、基板を半導体膜と共に、半導体基体から剥離する方法を採ることができるので、この基板の種類には制限はなく、金属板、セラミック、ガラス、樹脂等の堅い基板、あるいはフレキシブル基板など、従来からの半導体技術の常識では到底考えられなかったような基板上に薄膜単結晶を形成することができる。このように単結晶半導体によって半導体装置やＩＣカードを製造するので、すぐれた特性のものを構成できる。
【０１３４】
また、単に単一多孔率を有する多孔質層上に半導体膜をエピタキシャル成長させる方法による場合は、その半導体膜の結晶性を良好にするには、結晶成長の核となる多孔質層の多孔率を小さくする必要があることから、陽極化成に当たってち、電流密度を低くして、電解溶液のＨＦ混合比を多くする必要がある。ところが、このように、多孔率を低くすると、多孔質層が硬くなり、エピタキシャル半導体膜の分離が難しくなる。そこで、分離強度を弱くするために多孔率を上げようと、例えば陽極化成の条件のうち、電流密度を高くして、電解溶液のＨＦ混合比を少なくすると、この場合は分離は容易になるが、エピタキシャル半導体膜の結晶性が極端に悪くなる。これに対し、前述したように、多孔質層の表面部分の多孔率を小さくして、多孔質層内部の多孔率が大きいという２面性の性質をもつ多孔質層を形成する場合は、多孔質層上にエピタキシャル半導体膜を良好に形成でき、しかも、エピタキシャル半導体膜を容易に分離できる。例えば、超音波により容易に分離させることができる程度の弱い多孔質層を形成することも可能である。
【０１３５】
また、多孔質層に形成する高多孔率層は、多孔率が大きいほど剥離が容易になるが、歪みが大きく、その影響が多孔質層の表面層にまで及ぼしてしまう。このため、表面層に亀裂が生じることもある。また、エピタキシャル成長を行う際、エピタキシャル半導体膜に欠陥を生じさせる原因となる。これに対し、前述したように、多孔率の非常に高い層と多孔率の低い表面層との間に、これらの層から発生する歪みを緩和するバッファー層として、表面層よりやや多孔率の高い中間多孔率層を形成することにより、剥離が容易で良質のエピタキシャル半導体膜を形成できる。
【０１３６】
また、本発明によれば高電流密度での陽極化成において、電流を間欠的に流すことにより、多孔質層に高多孔率層を半導体基板側界面またはその近傍に形成することができるため、表面と剥離層となる高多孔質層とを最大限に離間させることができ、そのためバッファー層を薄くでき、その分多孔質層の厚さを減らし、半導体基体の厚さ減方向の消費を少なくすることができ、コストを更に低下させることが可能となる。
【０１３７】
また、本発明方法において、低電流密度での陽極化成において、電流を漸次増大させることにより、多孔質層の表面層と剥離層との間のバッファー層の多孔率を内部に行くに従い漸次増大させるように形成するときは、バッファー層の機能を更に良好にすることができる。
【０１３８】
また、陽極化成を、フッ化水素とエタノールを含有する電解溶液、あるいは、フッ化水素とメタノールの混合液中で行うことにより、多孔質層を容易に形成することができる。この場合、陽極化成の電流密度を変える際に、この電解溶液の組成も変えることにより、多孔率の調整範囲が更に大きくなる。
【０１３９】
また、陽極化成中に光を照射することによる、多孔質層の表面の凹凸の発生が著しくなり、エピタキシャル半導体膜の結晶性が悪くなるが本発明においては、陽極化成を暗所で行うことにより、この凹凸を軽減ないしは回避できて、良好な結晶性を有するエピタキシャル半導体膜を形成することができる。
【０１４０】
また、多孔質層を形成した後、水素ガス雰囲気中で加熱することにより、多孔質層の表面層の表面はなめらかになり、良好な結晶性を有するエピタキシャル半導体膜を形成することができた。
また、多孔質層を形成した後、水素ガス雰囲気中での加熱工程の前に、多孔質層を熱酸化することにより、多孔質層の内部が酸化されるので、次工程の水素中アニールを施しても、多孔質層には大きな構造変化が生じ難くなり、多孔質層の表面に内部からの歪みが伝わり難くなるため、結晶性の良好なエピタキシャル半導体膜を形成することができる。
【０１４１】
更に、半導体基体として、ホウ素を高濃度にドープしたものは、陽極化成時に、結晶状態を維持したまま多孔質化がなされるので、良質のエピタキシャル半導体膜を形成できる。
【０１４２】
また、本発明方法によれば、支持基板をプリント基板とすることにより、プリント基板に直接的に半導体装置、ＩＣカードを構成できるなど製造の簡素化をはかることができる。
【０１４３】
また、本発明によれば半導体装置を、容易、確実に保護樹脂膜によってパッケージングすることができ、また全体の厚さを充分小さくできることから、端子導出のための金属バンプの高さを装置の高さ程度もしくはこれより以上とすることができ他部との電気的接続を容易に行なうことができる。
【０１４４】
【発明の効果】
上述した本発明の製造方法によれば、薄膜単結晶上に各種回路素子、集積回路等を容易に形成することができる。
また、本発明のＩＣカードの製造方法によれば、フレキシブルな薄膜半導体装置を簡単な工程で内蔵することができる。
また、本発明によればパッケージングも簡単にできる。
【図面の簡単な説明】
【図１】本発明方法を実施する陽極化成装置の一例の構成図である。
【図２】本発明方法の一実施例の工程図（その１）である。Ａ〜Ｄは、その各工程の断面図である。
【図３】本発明方法の一実施例の工程図（その２）である。Ｅ〜Ｇは、その各工程の断面図である。
【図４】本発明方法の一実施例の工程図（その３）である。ＨおよびＩは、その各工程の断面図である。
【図５】ＩＣカードの構成を示す斜視図である。
【図６】本発明方法の他の一実施例の工程図（その１）である。Ａ〜Ｃは、その各工程の断面図である。
【図７】本発明方法の他の一実施例の工程図（その２）である。ＤおよびＥは、その各工程の断面図である。
【図８】本発明方法の他の一実施例の工程図（その３）である。
【図９】本発明によるＩＣカードの製造方法の一例の工程図である。Ａ〜Ｃは、その各工程の断面図である。
【図１０】本発明方法の他の一実施例の工程図（その１）である。Ａ〜Ｃは、その各工程の断面図である。
【図１１】本発明方法の他の一実施例の工程図（その２）である。Ｄ〜Ｆは、その各工程の断面図である。
【図１２】本発明方法の他の一実施例の工程図（その３）である。Ｇ〜Ｉは、その各工程の断面図である。
【図１３】本発明方法の他の一実施例の工程図（その４）である。Ｊ〜Ｌは、その各工程の断面図である。
【図１４】本発明方法の他の一実施例の工程図（その５）である。ＭおよびＮは、その各工程の断面図である。
【図１５】本発明方法の他の一実施例の工程図（その６）である。ＯおよびＰは、その各工程の断面図である。
【図１６】図１０〜図１５の本発明方法で製造した装置の一概略斜視図である。
【図１７】本発明方法における多孔質層の加熱処理前の要部の顕微鏡写真の模式図である。
【図１８】本発明方法における多孔質層の加熱処理後の要部の顕微鏡写真の模式図である。
【符号の説明】
１１ 半導体基体、１２ 多孔質層、１２Ｍ 中間多孔率層、１２Ｈ 高多孔率層、１３ エピタキシャル半導体膜、１３１ 第１のエピタキシャル半導体膜、１３２ 第２のエピタキシャル半導体膜、１３３ 第３のエピタキシャル半導体膜、１００ 集積回路の構成体、 ２００ 太陽電池の構成体、５１ 分離絶縁層、５２ ゲート絶縁膜、５３ゲート電極、５４ サイドウオール、５５ 半導体領域、５６ 第１の層間絶縁層、５７ 第１の配線層、５８ 第２の層間絶縁層、 ５９ 第２の配線層、６０ 接着剤、６１ 支持基板、７０ 支持基板、７１ 薄膜半導体集積回路装置、 ７２ 薄膜太陽電池、８０ ダイシング用フィルム、８１ チップ、８２ 支持基板、８３ 絶縁層、８３Ｗ コンタクト窓、８４ 外部配線、８５ 遮光性絶縁層、８６ 保護樹脂膜、８７ 金属バンプ、１６１ 保持基板
【発明の属する技術分野】
本発明は、薄膜半導体装置およびＩＣカードすなわちＩＣ（集積回路）を内蔵するカード）の製造方法に係わる。
【０００２】
【従来の技術】
近年、マイクロプロセッサとＩＣメモリを内蔵するＩＣカードが注目されている。ＩＣカードは、磁気カードに比較してきわめて大きな記憶容量を有し、高度なセキュリティ機能を有することが特徴である。
【０００３】
このＩＣカードは、通常札入れなどに入れて携帯されることが多く、衣服のポケットなどに収容された場合、携帯者の動きによりカードに曲げの力が加わる。カードが曲げられた際の曲げ力により、ＩＣチップを埋設したプラスチック基板が変形し、ＩＣチップに力が加わってしまう。
【０００４】
ところが、従来通常のＩＣチップ、すなわち半導体チップ自体にはフレキシブル性がなく、しかも、比較的脆弱であることから、上述したＩＣチップに外力が与えられると、このＩＣチップが破損するおそれがある。このようなＩＣチップの破損防止のために、曲げに対する機械的強度の向上や、ＩＣチップ実装部分とその他の境界部分を軟質化することにより曲げ応力を吸収する等、種々の提案がなされている。
【０００５】
【発明が解決しようとする課題】
しかしながら、実際には、ＩＣチップ自体が、剛性（堅い）状態すなわちフレキシブルでないままで、その破損を確実に回避するように外力を吸収させる構造とすることは困難である。そこで、このような、ＩＣカードをはじめとして、ＩＣチップを有してなる半導体装置においては、このＩＣチップすなわち半導体チップ自体が、フレキシブルであって、曲げ応力を吸収できるように構成することが望ましい。
【０００６】
また、この半導体チップとしては、アモルファス半導体や多結晶半導体であるより、単結晶半導体である方が、電気的特性にすぐれていることから、この種のＩＣチップ等の半導体装置においても単結晶半導体によって構成することが望ましい。
【０００７】
本発明製造方法においては、容易、確実、量産的に、薄膜半導体装置およびＩＣカードを製造することができ、また、これらをフレキシブルにも構成できるようにするものである。
【０００８】
また、本発明においては、薄膜半導体装置あるいはＩＣカードにおいて、その少なくとも半導体チップを覆って保護樹脂膜を形成することによってパッケージングを行い、このパッケージングを含めて、全体として充分に薄膜構成とすることができ、またフレキシブル化をはかることができるようにして、ＩＣチップの破損を効果的に回避することができるようにし、半導体装置あるいはＩＣカードを容易、確実、量産的に、したがって、低価格をもって製造することができるようにする。
【０００９】
【課題を解決するための手段】
本発明による薄膜半導体装置の製造方法は、半導体基体表面を多孔質層に変化させる工程と、この多孔質層に半導体膜を形成する工程と、この半導体膜上に回路素子もしくは集積回路を形成する工程と、この回路素子もしくは集積回路を形成した半導体膜を多孔質層を介して半導体基体から剥離する工程と採って目的とする薄膜半導体装置を製造する。
【００１０】
また、本発明によるＩＣカードの製造方法は、半導体基体表面を多孔質層に変化させる工程と、この多孔質層に半導体膜を形成する工程と、半導体膜上に回路素子もしくは集積回路を形成する工程と、この回路素子もしくは集積回路を形成した半導体膜に、ＩＣカードを構成する基板を貼り合わせて、この半導体膜と基板とを一体化する工程と、これら半導体膜と基板とを一体として半導体基体から剥離する工程とを採って目的とするＩＣカードを製造する。
【００１１】
また、本発明による製造方法においては、半導体基体表面を多孔質層に変化させる工程と、この多孔質層に半導体膜を形成する工程と、半導体膜に集積回路を形成する工程と、この集積回路が形成された半導体膜上に、剛性を有する保持基板を接合する工程と、保持基板が接合された状態で、半導体膜を上記多孔質層を介して半導体基体から剥離する工程と、保持基板にダイシング用フィルムを接合する工程と、半導体膜をチップ化するダイシングを、半導体膜から保持基板に差し渡って行うダイシング工程と、ダイシングによってチップ化された保持基板を有する半導体チップを、支持基板に接合する工程と、保持基板を除去する工程と、少なくとも半導体チップを覆って保護樹脂膜を被着形成してパッキングを行う工程とを採って目的とする薄膜半導体装置を製造する。
【００１２】
上述の本発明製造方法によれば、半導体基体表面自体を変化させて多孔質層を形成し、これの上に半導体膜を形成し、この半導体膜に、半導体集積回路を形成し、この半導体膜を多孔質層におけるあるいは多孔質層との界面における破断によって半導体基体から剥離して、半導体チップを構成するので、この半導体膜すなわち半導体チップは回路素子を形成できる程度に充分薄く、容易、確実に形成することができる。
【００１３】
したがって、本発明製造方法によれば、フレキシブルな半導体チップとして構成することができ、薄膜半導体装置、ＩＣカードにおいて、半導体チップを含めて全体としてフレキシブルに構成することができることによって、これらの外力による破損を効果的に回避できる。
【００１４】
また、本発明製造方法によれば、ＩＣカードを構成する基板すなわち支持基板自体に半導体膜を接合し、その後この半導体膜を、これを形成した半導体基板から剥離する方法によることができるので、薄膜半導体を取り扱うにもかかわらず、ハンドリング良く容易にＩＣカードを製造することができる。
【００１５】
また、本発明においては、パッケージングを、保護樹脂膜の被覆によって行うものであるが、この場合においても、その全体の厚さを充分に小さくできるものであることから、パッケージングを行うにもかかわらず、全体としてフレキシブルに構成することができる。
【００１６】
また、本発明製造方法における多孔質層上に形成する半導体膜は結晶性にすぐれたいわゆるエピタキシャル半導体膜としても形成することができる。
【００１７】
【発明の実施の形態】
本発明の実施の形態を説明する。
本発明においては、半導体基体表面を例えば陽極化成によって変化させて、互いに多孔率（ポロシティ）が異なる２層以上の層からなる多孔質層を形成する。そして、この多孔質層の表面に半導体膜をエピタキシャル成長し、これに回路素子もしくは集積回路を形成する。その後このエピタキシャル半導体膜を多孔質層を介して、半導体基体から剥離して目的とする薄膜半導体装置を製造する。
【００１８】
一方、残された半導体基体は、再び上述した薄膜半導体の製造に繰り返して使用される。また、この繰り返し使用されて薄くなった半導体基体は、これ自体を薄膜半導体として用いることができる。
【００１９】
多孔質層の形成工程においては、その表面に面して多孔率が低い層を形成し、多孔質化がされない半導体基体に近い側すなわち内部側に多孔率が高い層を形成する。
【００２０】
また、多孔質層形成工程において、例えば多孔率が低い表面層と、この表面層と半導体基体との間に形成され、多孔率が表面層のそれより高い中間多孔率層と、この中間多孔率層内もしくはこの中間多孔率層の下層すなわち多孔質化がなされていない半導体基体との界面に形成され、中間多孔率層より高い多孔率を有する高多孔率層とを形成することができる。
【００２１】
多孔質層を形成する陽極化成においては、半導体基体表面を低電流密度で陽極化成する工程と、その後、高電流密度で陽極化成する工程とをとる。
【００２２】
また、陽極化成において、半導体基体表面を低電流密度で陽極化成する工程と、更にこの低電流密度よりも少し高い中間低電流密度で陽極化成する工程と、更にこれより高電流密度で陽極化成する工程とをとることができる。
【００２３】
また、陽極化成において、その高電流密度での陽極化成は、高電流密度の通電を間欠的に行うようにすることができる。
【００２４】
また、多孔質層を形成する陽極化成における、中間低電流密度での陽極化成において、その電流密度を漸次大きくすることができる。
【００２５】
陽極化成は、フッ化水素とエタノールを含有する電解溶液中、あるいはフッ化水素とメタノールを含有する電解溶液中で行うことができる。
【００２６】
また、陽極化成工程において、電流密度を変更するに際して、電解溶液の組成も変更することができる。
【００２７】
多孔質層を形成した後は、水素ガス雰囲気中で加熱することが好ましい。また、多孔質層を形成した後の、水素ガス雰囲気中での加熱工程の前に、多孔質層を熱酸化することが好ましい。
【００２８】
半導体基体は、シリコンＳｉ単結晶体、或る場合はＳｉ多結晶体、あるいはＧａＡｓ単結晶等の化合物半導体など種々の半導体材料基体によって構成することができるが、Ｓｉ単結晶薄膜を形成する場合においては、Ｓｉ単結晶基体を用いることが好ましい。
【００２９】
半導体基体の形状は、種々の構成を採るこができる。例えばウェファ状すなわち円板状、あるいは基体表面が曲面を有する単結晶引上げによる円柱体状インゴットによるなど、種々の形状とすることができる。
【００３０】
また、半導体基体は、ｎ型もしくはｐ型の不純物がドープされた半導体基体あるいは、不純物を含まない半導体基体によって構成することができる。しかし、陽極化成を行う場合は、ｐ型の不純物が高濃度にドープされた低比抵抗の半導体基体いわゆるｐ+ のＳｉ基体を用いることが好ましい。この半導体基体としてｐ+ 型Ｓｉ基体を用いるときは、ｐ型不純物の例えばボロンＢが、約１０19atoms/cm3 程度にドープされ、その抵抗が０．０１〜０．０２Ωｃｍ程度のＳｉ基板を用いることが望ましい。そして、このｐ+ 型Ｓｉ基体を陽極化成すると、基板表面とほぼ垂直方向に細長く伸びた微細孔が形成され、結晶性を維持したまま多孔質するため、望ましい多孔質層が形成される。
【００３１】
このように結晶性を維持したまま多孔質された多孔質層上に、半導体膜をエピタキシャル成長する。この半導体膜は、単層のエピタキシャル成長による半導体膜によって構成することもできるし、２層以上の複層半導体膜とすることができる。
【００３２】
このように、半導体基体上にエピタキシャル成長した半導体膜は、半導体基体から剥離するが、この剥離に先立って例えば半導体膜上に、フレキシブル樹脂シート等による支持基板を接合してこの支持基板とエピタキシャル半導体膜とを一体化した後、エピタキシャル半導体膜を支持基板と共に、半導体基体から、この半導体基体に形成した多孔質層を介して剥離することができる。
【００３３】
この支持基板は、フレキシブルシートに限られるものでなくガラス基板、樹脂基板あるいは例えば所要のプリント配線がなされたフレキシブル、もしくは剛性いわゆる堅い（リジッド）透明プリント基板によって構成することもできるものである。
【００３４】
半導体基体表面には、多孔率を異にする２層以上からなる多孔質層を形成するものであるが、最表面の多孔質層は、その多孔率が比較的小さく緻密な多孔質層として形成し、この多孔質層上に良好にエピタキシャル半導体膜を成長させることができるようにし、またこの表面層より内側すなわち下層側においては比較的多孔率の高い多孔質層を基体面に沿って形成することによってこれ自体の高多孔率化による機械的強度の低下、あるいはこの多孔質層と他との格子定数の相違に基く歪みによって脆弱化し、この層においてエピタキシャル半導体膜の剥離、すなわち分離を容易に行うことができる。例えば、超音波印加によって分離させることができる程度に弱い多孔質層を形成することも可能となる。
【００３５】
多孔質層の表面より内側に形成する多孔率を大きくした層は、その多孔率が大きいほど上述の剥離が容易になるが、この多孔率が余り大きいと、上述したエピタキシャル半導体膜の剥離処理前に、剥離を発生させたり、多孔質層に破損を来すおそれがあることから、この多孔率の大なる層における多孔率は、４０％以上７０％以下とする。
【００３６】
また、多孔質層に多孔率の大なる層を形成する場合、その多孔率が大きくなるにつれ歪みが大きくなり、この歪の影響が多孔質層の表面層にまで及ぶと、表面層に亀裂を発生させるおそれが生じてくる。また、このように多孔質層の表面にまで歪の影響が生じると、これの上にエピタキシャル成長させる半導体膜に結晶欠陥を発生させる。そこで、多孔質層には、その多孔率が高い層と多孔率の低い表面層との間に、歪みを緩和するバッファ層として、表面層よりは多孔率が高く、かつ高多孔率層に比しては多孔率が低い中間多孔率を有する中間多孔率層を形成する。このようにすることにより、高多孔率層の多孔率を、上述のエピタキシャル半導体膜の剥離を確実に行うことができる程度に大きくし、しかも結晶性にすぐれたエピタキシャル半導体膜の形成を可能にする。
【００３７】
上述した半導体基体表面の多孔質化の陽極化成は、公知の方法、例えば伊藤らによる表面技術Ｖｏｌ．４６，Ｎｏ．５，ｐｐ．８〜１３，１９９５〔多孔質Ｓｉの陽極化成〕に示された方法によることができる。すなわち、例えば図１にその概略構成図を示す２重セル法で行うことができる。この方法は、第１および第２の槽１Ａおよび１Ｂを有する２槽構造の電解溶液槽１が用いられる。そして、両槽１Ａおよび１Ｂ間に多孔質層を形成すべき半導体基体１１を配置し、両槽１Ａおよび１Ｂ内に、直流電源２が接続された対の白金電極３Ａおよび３Ｂの各一方が配置される。電解溶液槽１の第１および第２の槽１Ａおよび１Ｂ内には、それぞれ例えばフッ化水素ＨＦとエタノールＣ2 Ｈ5 ＯＨとを含有する電解溶液４、あるいはフッ化水素ＨＦとメタノールＣＨ3 ＯＨとを含有する電解溶液４が収容され、第１および第２の槽１Ａおよび１Ｂにおいて電解溶液４に半導体基体１１の両面が接触するように配置され、かつ両電極３Ａおよび３Ｂが電解溶液４に浸漬配置される。そして、半導体基体１１の多孔質層を形成すべき表面側の槽１Ａ内の電解溶液４に浸漬されている電極３Ａ側を負極側として、直流電源２が接続されて両電極３Ａおよび３Ｂ間に通電がなされる。このようにすると、半導体基体１１側を陽極側、電極３Ａを陰極側とする給電がなされ、これにより、半導体基板の電極３Ａ側に対向する表面が侵蝕されて多孔質化する。
【００３８】
この２槽セル法によるときは、オーミック電極を半導体基体に被着形成することが不要となり、このオーミック電極から不純物が半導体基体に導入することが回避される。
【００３９】
そしてこの陽極化成における条件の選定により、形成される多孔質層の構造が変化するものであり、これによってこれの上に形成する半導体膜の結晶性および剥離性が変化する。
【００４０】
本発明方法においては、前述したように、多孔率を異にする２層以上の層からなる多孔質層を形成するものであり、この場合、陽極化成処理において、電流密度が異なる２段階以上の多段階陽極化成法を採用する。具体的には、表面に多孔率が低いすなわち口径の小さい微細孔による比較的緻密な低多孔率の多孔質層を作製するため、まず、低電流密度で第１陽極化成を施す。多孔質層の膜厚は時間に比例するので、所望する膜厚になるような時間で陽極化成を行う。その後、かなり高い電流密度で第２陽極化成を行えば、最初に形成された低多孔率の多孔質層の下側に多孔率の大きい高多孔率の多孔層が形成される。すなわち、少くとも多孔率の低い低多孔率質層と、多孔率の高い高多孔率層を有する多孔質層が形成される。
【００４１】
そして、この場合、低多孔率の多孔質層と、高多孔率の多孔質層との界面付近には、両者の格子定数の違いにより大きな歪みが生じる。この歪みがある値以上になると、多孔質層は２つに分離する。したがって、この歪みによる分離あるいは、多孔率による機械的強度の低下による分離が生じるか、生じないかという境界条件付近の陽極化成条件で多孔質層を形成すれば、この多孔質層上に成長させた半導体膜、例えばエピタキシャル半導体膜は、この多孔質層を介して容易に分離することができる。
【００４２】
この場合の、低電流密度の第１陽極化成は、例えば０．０１〜０．０２Ωｃｍのｐ型シリコン単結晶基体を用い、ＨＦ：Ｃ2 Ｈ5 ＯＨ＝１：１（ＨＦが４９％溶液、Ｃ2 Ｈ5 ＯＨが９５％溶液での体積比）（以下同様）のとき、０．５〜１０ｍＡ／ｃｍ2 程度の低電流密度で数分間から数十分間行う。また、高電流密度の第２陽極化成は、例えば４０〜３００ｍＡ／ｃｍ2 程度の電流密度で、１〜１０秒間、好ましくは３秒間前後の時間で行う。
【００４３】
上述した第１および第２の２段階の陽極化成では、多孔質層内部の高多孔質層で発生する歪みがかなり大きくなるため、多孔質層の表面までこの歪みの影響が及び、この場合、前述したように、亀裂の発生や、これの上に形成するエピタキシャル半導体膜に結晶欠陥を発生させるおそれが生じる。そこで、多孔質層において、低多孔率の表面層と高多孔率層との間に、これらによって発生する歪みを緩和するバッファー層として、表面層よりは多孔率が高く、かつ高多孔率層に比しては多孔率が低い中間多孔率層を形成する。具体的には、最初に低電流密度の第１陽極化成を行い、次いで第１陽極化成よりもやや高い電流密度の第２陽極化成を行って、その後それらよりもかなり高い電流密度で第３陽極化成を行う。第１陽極化成の条件は、特に制限されないが、例えば０．０１〜０．０２Ωｃｍのｐ型シリコン単結晶基体を用い、電解溶液としてＨＦ：Ｃ2 Ｈ5 ＯＨ＝１：１を用いるとき、０．５〜３ｍＡ／ｃｍ2 未満程度、第２陽極化成の電流密度は例えば３〜２０ｍＡ／ｃｍ2 程度、第３陽極化成の電流密度は、例えば４０〜３００ｍＡ／ｃｍ2 程度で行うことが好ましい。例えば１ｍＡ／ｃｍ2 の電流密度で陽極化成を行うと、多孔率は約１６％程度、７ｍＡ／ｃｍ2 の電流密度で陽極化成を行うと、多孔率は約２６％、２００ｍＡ／ｃｍ2 の電流密度で陽極化成を行うと、多孔率は約６０〜７０％程度になる。このような陽極化成を行った多孔質層上にエピタキシャル成長を行うと、結晶性のよいエピタキシャル半導体膜が成膜できる。
【００４４】
また、上述したように電流密度を３段階とする陽極化成を行う場合、第１陽極化成で形成される多孔率が低い表面層はそのまま低い多孔率を保ち、第２陽極化成で形成される多孔率がやや高い中間多孔率層、すなわちバッファー層は、表面層より内側、すなわち表面層と多孔質化がされていない半導体基体との界面に形成されて、多孔質層は表面層と中間多孔率層との２層構造となる。また、上述の第３陽極化成で形成される多孔率の高い高多孔率層は、原理は不明であるが、その電流密度を９０ｍＡ／ｃｍ2 程度以上とすると、第２陽極化成で形成した中間多孔率層内にすなわち中間多孔質層の厚さ方向の中間部に形成される。
【００４５】
また中間多孔率層の形成において、この中間多孔率層を形成する陽極酸化を多段階例えば４ｍＡ／ｃｍ2 で数分間、１０ｍＡ／ｃｍ2 で数分間もしくは漸次例えば通電電流密度を１ｍＡ／ｃｍ2 から１０ｍＡ／ｃｍ2 へと変化する条件下で行うことによって、低多孔率表面層と、高多孔率層との間に階段的にもしくは傾斜的にその多孔率を、表面層から高多孔率層側に向かって高めた中間多孔率層を形成する。このようにすれば、表面層と高多孔率層との間の歪みは、より緩和されて、さらに確実に結晶性のよい半導体膜をエピタキシャル成長することができる。
【００４６】
ところで、分離面は、最後に行う多孔率の大きい多孔質層とその直前に行う多孔率の小さいバッファー層との界面で格子定数の違いによる歪みが大きくかかることによって形成することができるが、この最後の陽極化成を行うときに工夫をすると、分離面がより分離しやすくなる。それは、最後の高電流密度の陽極化成で、例えば時間を３秒間一定に通電するのではなく、１秒間の通電の後陽極化成を停止し、所要時間経過後、例えば１分程度放置した後、同じまたは異なる高電流密度でまた１分間通電してその後陽極化成を停止し、また所要時間経過後、例えば１分程度放置した後、再度同じまたは異なる高電流密度で１秒間通電して陽極化成を停止するという間欠的に通電する方法である。この方法を使用して適当な陽極化成条件を選ぶと、剥離層（分離層）が半導体基板との界面すなわち多孔質層の最下面に形成され、分離面は上記のような中間多孔質層すなわちバッファー層の内部ではなく、多孔質層の半導体基板との界面で分離される。そして半導体基体側表面は電解研磨される。
【００４７】
この場合、多孔質層における歪みが生じる高多孔質層と表面とが最大限に離間し、中間多孔率層によるバッファー効果が最大限に発揮されることになり、良好な結晶性を有するエピタキシャル半導体膜を形成することができる。また、このように中間多孔質層が表面側にのみ形成されるので多孔質層の全体の厚さを小さくすることができ、この多孔質層を形成するための半導体基板の消耗厚さを減らすことができて、この半導体基体の繰り返し使用回数を大とすることができる。
【００４８】
このように、陽極化成条件の選定により、分離面においては、歪が大きく掛かるようにし、しかもこの歪みの影響が半導体膜のエピタキシャル成長面に与えられないようにすることができる。
【００４９】
また、多孔質層上に、結晶性良く半導体のエピタキシャル成長を行うには、多孔質層の表面層の結晶成長の種となる微細孔を小さくすることが望まれる。このように表面層の微細孔を小さくする手段の一つとしては、陽極化成にあたって電解液中のＨＦ濃度を濃くする方法がある。すなわち、この場合、まず表面層を形成する低電流陽極化成では、ＨＦ濃度の濃い電解溶液を使用する。次にバッファー層となる中間多孔率層を形成し、その後、電解溶液のＨＦ濃度を下げてから、最後に高電流密度の陽極化成を行う。このようにすることによって、表面層の微細孔の微細化をはかることができることによって、これの上に結晶性の良いエピタキシャル半導体膜を形成することができるものであり、しかも高多孔率層においては、多孔率を必要充分に高くできるので、エピタキシャル半導体膜の剥離は良好に行うことができる。
【００５０】
この多孔質層の陽極化成における電解溶液の変更は、例えば表面層の形成においては、電解溶液として、例えばＨＦ：Ｃ2 Ｈ5 ＯＨ＝２：１による電解溶液を使用した陽極化成を行い、バッファー層としての中間多孔率層の形成においては、やや薄いＨＦ濃度の電解溶液、例えばＨＦ：Ｃ2 Ｈ5 ＯＨ＝１：１による電解溶液を使用した陽極化成を行い、さらに高多孔率層を形成においては、電解溶液は、さらにＨＦ濃度を薄くして、例えばＨＦ：Ｃ2 Ｈ5 ＯＨ＝１：１〜１：２の電解溶液を用いた高電流密度の陽極化成を行う。
【００５１】
なお、上述した多孔質層の形成において、表面層の形成から中間多孔率層の形成にかけて、電流密度を変化させるとき、一旦陽極化成を停止してから、次の陽極化成を行う通電を開始する手順によることもできるし、一旦陽極化成を停止することなくすなわち通電を停止することなく、連続して電流密度を変化させて行うこともできる。
【００５２】
また、陽極化成を行う際は、光を遮断した暗所で行うことが好ましい。これは、光を照射すると、多孔質層の表面に凹凸が多くなり、結晶性の良好なエピタキシャル半導体膜を得ることが困難になることによる。
【００５３】
なお、陽極化成されたシリコンの多孔質層は、可視発光素子として利用できる。この場合、上記と逆に光を照射しながら陽極化成することが好ましく、これにより発光効率が上昇する。更に、酸化させると、波長にブルーシフトが起こる。また、半導体基体は、ｐ型でもｎ型でもよいが、不純物を導入しない高抵抗のものの方が好ましい。
【００５４】
以上の工程により、表面（片面または両面）に多孔質層が形成された半導体基板を得ることができる。なお、多孔質層全体の膜厚は、特に制限されないが、１〜５０μｍ、好ましくは３〜１５μｍ、通常８μｍ程度の厚さとすることができる。多孔質層全体の厚さは、半導体基板をできる限り繰り返し使用できるようにするためにできるだけ薄くすることが好ましい。
【００５５】
また、多孔質層上に、半導体膜を成膜するに先立って、多孔質層をのアニールを行うことが好ましい。このアニールは、水素ガス雰囲気中での熱処理、すなわち水素アニールを挙げることができる。この水素アニールを行うときは、多孔質層の表面に形成された自然酸化膜の完全な除去、および多孔質層中の酸素原子を極力除去することができ、多孔質層の表面が滑らかになり、良好な結晶性を有するエピタキシャル半導体膜を形成することができる。同時にこの前処理によって、高多孔率層と中間多孔率層との界面の強度を一層弱めることができて、エピタキシャル半導体膜の基板からの分離をより容易に行うことができる。この場合の水素アニールは、例えば９５０℃〜１１５０℃程度の温度範囲で行う。
【００５６】
また、水素アニールの前に、多孔質層を低温酸化させると、多孔質層の内部は酸化されるので、水素ガス雰囲気中での熱アニールを施しても多孔質層には大きな構造変化が生じない。つまり、多孔質層の表面への剥離層からの歪みが伝わりにくくなり、良質な結晶性のエピタキシャル半導体膜を成膜することができる。この場合の低温酸化は、例えばドライ酸化雰囲気中で４００℃で１時間程度で行うことができる。
【００５７】
そして、上述したように多孔質層表面に半導体のエピタキシャル成長を行う。この半導体のエピタキシャル成長は、単結晶半導体基板の表面に形成された多孔質層は、多孔質ながら結晶性を保っていることから、この多孔質層上へのエピタキシャル成長は可能である。この多孔質層表面へのエピタキシャル成長は、例えばＣＶＤ法により、例えば７００℃〜１１００℃の温度で行うことができる。
【００５８】
また、上述した水素アニール、および半導体のエピタキシャル成長のいずれにおいても、半導体基体を所定の基体温度に加熱する方法としては、いわゆるサセプタ加熱方式によることもできるし、半導体基体自体に直接電流を流して加熱する通電加熱方式等を採ることができる。
【００５９】
多孔質層上に成長させる半導体膜は、前述したように、単層半導体膜とすることも複数の半導体層の積層による複層半導体膜とすることができる。また、この半導体膜は半導体基体と同じ物質でもよいし、異なる物質でもよい。例えば、単結晶Ｓｉ半導体基体を用い、その表面に形成した多孔質層にＳｉ、あるいはＧａＡｓ等の化合物半導体、またはシリコン化合物、例えばＳｉ1-y Ｇｅy をエピタキシャル成長するとか、これらを適宜組み合わせ積層する等、種々のエピタキシャル成長を行うことができる。
【００６０】
一方、化合物半導体による薄膜半導体を形成する場合においては、半導体基体として化合物半導体基体を用いることができ、この場合においてもこれに陽極化成を行えば、同様に表面に多孔質層を有する半導体基体を構成することができる。そして、その多孔質層上に化合物半導体をエピタキシャル成長させれば、例えばＳｉ半導体基体上に化合物半導体をエピタキシャル成長させる場合よりも格子不整合を小さくすることができることから良好な結晶性をもつ薄膜化合物半導体を形成することができる。
【００６１】
また、半導体膜には、その成長に際してｎ型もしくはｐ型の不純物を導入することができる。あるいは、半導体膜の成膜後に、イオン注入、拡散等によって不純物の導入を全面もしくは選択的に行うこともできる。この場合、その使用目的に応じて、導電型、不純物の濃度、種類の選択がなされる。
【００６２】
また、半導体膜の厚さも、薄膜半導体の用途に応じて適宜選択することができる。例えば、半導体集積回路を薄膜半導体に形成する場合、半導体素子の動作層は数μｍ程度の厚さであるので、例えば５μｍ程度の厚さに形成することができる。
【００６３】
上述のようにして得られたエピタキシャル半導体膜の表面には、やや凹凸があり、このエピタキシャル半導体膜に対する回路素子もしくは集積回路の形成工程で行われる例えばフォトリソグラフィ工程におけるフォトレジストに対する露光処理での露光装置のマスク合わせの精度が低下するなどの不都合が生じる場合は、エピタキシャル半導体膜表面を研磨することが好ましい。この場合、多孔質層が脆く、弱くなっているので、この多孔質層に負担がかからない弱い研磨を行う。
【００６４】
次に、回路素子もしくは集積回路を、エピタキシャル半導体膜に形成する。例えばＤＲＡＭ（Dynamic Random Access Memory）や、ＣＭＯＳ（Complementary Matal Oxide Semiconductor ）など、半導体素子、あるいはこれらの素子を組み合わせた集積回路を形成する。これら回路素子もしくは集積回路は、通常一般の半導体製造技術によることができる。その製造は、例えば拡散炉、イオン注入装置、露光装置、ＣＶＤ（化学的気相成長）装置、スパッタ装置、洗浄装置、ドライエッチング装置、エピタキシャル成長装置等を使用して半導体基体に形成できる全ての回路素子もしくは集積回路に適用できる。また、回路素子もしくは集積回路としては例えば、ダイオードなどの個別半導体、デジタルまたはアナログＩＣ、フラッシュメモリ等その種類を問わない。
【００６５】
このように、半導体膜に回路素子もしくは集積回路が形成された薄膜半導体装置は、その全体を絶縁層によって被覆しておくことが好ましい。
【００６６】
このように、回路素子もしくは集積回路を形成して後、この半導体膜、すなわち薄膜半導体装置に、支持基板を接合する。この支持基板は、例えば樹脂基板、ガラス基板、金属基板、セラミック基板などその種類に制限はない。例えば、ＩＣカードを構成するフレキシブル基板やカバーシートなどに貼り付け、ＩＣカードを構成するようにしてもよい。また、支持基板にも、回路素子もしくは集積回路を形成することもできるものであり、プリント基板等によって構成することができる。この支持基板の接合方法は、例えば接着剤、半田、粘着材等による接合によることができ、その接合強度は、後に行う多孔質層を介しての剥離強度以上の接合強度、すなわち剥離に要する力で接合が破壊することのない程度の接合強度とされ、この支持基板と半導体膜とが一体化して、半導体基体から半導体膜を剥がすことができる程度の接着強度を示す接合剤が用いられる。
【００６７】
このようにして、支持基板と半導体膜とを一体化させた後、これを半導体基体から多孔質層を介して、すなわち多孔質層内部での破壊、半導体基体の界面（本発明でいう半導体基体の界面とは、半導体基体の多孔質化された部分とされていない半導体基体）との界面での破壊によって剥離させる。この剥離は、高多孔質層を有する多孔質層においては、その高多孔質層で容易に分離する。
【００６８】
このようにして剥離のなされた半導体膜の、半導体基体からの剥離面には、多孔質層が残存している場合があり、この多孔質層は、必要により、研磨、エッチングなどでこれを除去する。また、除去せずにそのままでもよい。あるいは、剥離面の保護のために、保護膜を被着するとか、保護基板例えば樹脂基板を貼り合わせてもよい。
【００６９】
以上のように製造された薄膜半導体装置は、極めて薄い半導体膜による薄膜半導体に回路素子もしくは集積回路が形成されたもので、フレキシブルで、かつ薄いという特性を利用して、例えばＩＣカードをはじめとして、携帯機器等の電子機器に応用が可能であり、近年の軽薄短小に適応したものである。
【００７０】
一方、分離された半導体基体は、その表面を研磨して再び使用可能である。例えば１回の薄膜半導体装置の製作に消費される基板の厚さは約３〜２０μｍ程度であるため、１０回の繰り返し使用でも消費される厚さは約３０〜２００μｍである。そのため、高価な単結晶の半導体基体を繰り返し使用できるので、本発明方法は、極めて低コスト、かつ低エネルギーで薄膜半導体装置を製造することができる。なお、半導体基体表面に消費した分のエピタキシャル成長を行えば、永久に同一の半導体基体を用いることができ、更に低コスト、低エネルギーで薄膜半導体装置を製造することができる。
【００７１】
次に、本発明の実施例を挙げて説明する。しかしながら、本発明は、この実施例に限定されるものではない。
【００７２】
〔実施例１〕
図２および図３はこの実施例の工程図を示す。
先ず、高濃度にボロンがドープされて、比抵抗が例えば０．０１〜０．０２Ωｃｍ）とされた単結晶Ｓｉによるウエファ状の半導体基体１１を用意した（図２Ａ）。
。
そして、この半導体基体１１の表面を陽極化成して半導体基体１１の表面に多孔質層を形成した。この実施例においては、図１で説明した２槽構造の陽極化成装置を用いて陽極化成を行った。すなわち、第１および第２の各槽１Ａおよび１Ｂ間に単結晶Ｓｉによる半導体基体１１を配置し、両槽１Ａおよび１Ｂには、共にＨＦ：Ｃ2 Ｈ5 ＯＨ＝１：１を注入した。そして、これら各電解溶液槽１Ａおよび１Ｂの電解溶液４中に浸漬配置したＰｔ電極３Ａおよび３Ｂ間に直流電源２によって電流を流した。
【００７３】
まず、電流密度を、１ｍＡ／ｃｍ2 の低電流として、これを８分間通電させた。これにより、口径が小さい微細孔を有し、緻密な多孔率が１６％で厚さが１．７μｍの多孔質層を構成する表面層１２Ｓが形成された（図２Ｂ）。多孔質層の表面における微細孔が小さいと、後に行うＨ2 アニールによって多孔質層の表面がより平坦で滑らかになり、後にこれの上にエピタキシャル成長するＳｉエピタキシャル半導体膜の結晶性がより向上するという効果がある。
その後、一旦通電を停止する。次に、電流密度を７ｍＡ／ｃｍ2 として、８分間の通電を行った。このようにすると、表面層１２Ｓ下に、この表面層に比し多孔率が大きい、多孔率２６％で厚さ６．３μｍの中間多孔率層１２Ｍが形成された（図２Ｃ）。
その後、再び通電を停止する。次に、電流密度を２００ｍＡ／ｃｍ2 に上げて３秒間の通電を行った。このようにすると、中間多孔率層１２Ｍの内部に、すなわち中間多孔率層１２Ｍによって上下から挟み込まれるように、表面層１２Ｓおよび中間多孔率層１２Ｍに比して高い多孔率約６０％で厚さ約０．０５μｍの高多孔率層１２Ｈが形成される（図２Ｄ）。このようにして、表面層１２Ｓと、中間多孔率層１２Ｍと、高多孔率層１２Ｈとによる多孔質層１２が形成される。
【００７４】
このように形成された多孔質層１２は、中間多孔率層１２Ｍと高多孔率層１２Ｈとの多孔率が大きく相違するので、これら界面および界面近傍に大きな歪が生じ、この付近の強度が極端に弱くなる。しかしながら、この歪は、高多孔率層１２Ｈと表面層１２Ｓとの間に中間多孔率層１２Ｍが存在することによって、これがバッファーとして作用し、この歪みにより影響を大きく受けやすい多孔質層の表面への歪みの影響を緩和することができる。したがって、この歪みによって、後に多孔質層上に行うエピタキシャル成長の結晶性への影響を効果的に回避できる。
【００７５】
その後、後に行うエピタキシャル成長がなされる常圧Ｓｉエピタキシャル成長装置において、多孔質層１２を有する半導体基体１１を、Ｈ2 雰囲気中で１１００℃の加熱すなわちアニール処理を行った。このアニールは、室温から１１００℃まで約２０分掛けて昇温し、１１００℃で約３０分間のアニールを行った。このＨ2 アニールにより、口径の小さい微細孔による表面層が平坦で滑らかになる。同時に、多孔質層１２の内部では、中間多孔率層１２Ｍと、高多孔率層１２Ｈの界面付近において、分離強度が、よりいっそう弱くなった。
【００７６】
その後、Ｈ2 アニールを行った常圧Ｓｉエピタキシャル成長装置において、多孔質層１２上すなわち表面層１２Ｓ上にＳｉのエピタキシャル成長を行ってＳｉ半導体膜１３を形成した（図３Ｅ）。このエピタキシャル成長は、先のＨ2 雰囲気中アニール温度の１１００℃から１０３０℃まで降温して、ＳｉＨ4 ガスを用いたＳｉエピタキシャル成長を１７分間行った。これより多孔質層１２上に結晶性に優れた、厚さ約５μｍのＳｉエピタキシャル半導体膜１３が形成された。
【００７７】
このとき、Ｓｉエピタキシャル半導体膜１３表面に、凹凸があるときは、この表面を研磨する。高多孔率層１２Ｈは、上述した歪と、これが高多孔率をもっていわば霜柱状とされて脆弱化されて分離強度が非常に弱くなっているので、これを破損することがないように、弱い力での研磨を行った。これによって、エピタキシャル半導体膜１３の表面はより平坦になった。このようにしたことによって、例えば露光装置のマスク合わせにおいて、より高精度に行うことができる。
【００７８】
このようにしてエピタキシャル成長されたエピタキシャル半導体膜１３に、通常の半導体製造プロセスによって、回路素子もしくは集積回路を形成して、集積回路の構成体１００を得る（図３Ｆ）。図示の例では、ＭＯＳ−ＦＥＴ（絶縁ゲート電界効果型トランジスタ）によるＣＭＯＳ（Complementary ＭＯＳ) を有する集積回路を形成した場合で、この場合、エピタキシャル半導体膜１３の素子間分離を行うべき部分に、局部的酸化いわゆる LOCOS（Local Oxidation of Silicon）によって分離絶縁層５１を形成した。そして、ＭＯＳ−ＦＥＴの形成部に例えばエピタキシャル半導体膜１３の表面熱酸化によってゲート絶縁膜５２を形成し、これの上にゲート電極５３を形成する。このゲート電極５３の形成は、例えばＣＶＤ（化学的気相成長）法によって多結晶Ｓｉを全面的に形成し、フォトリソグラフィによるパターンエッチングによってこれを所要のパターンとしてゲート電極５３を形成する。次に、半導体膜１３のゲート電極５３下の両側に、このゲート電極５３をマスクとして比較的低濃度にｐ型もしくはｎ型の不純物をイオン注入して低濃度のソースおよびドレイン領域を形成する。その後、ゲート電極５３の側面に例えばＳｉＯ2 によるサイドウオール５４を周知の方法で形成する。そして、このサイドウオール５４を含んでゲート電極５３をマスクにその両側に同様のｐ型もしくはｎ型の不純物を高濃度にイオン注入して、これによって形成した高濃度のソースおよびドレイン領域と、先に形成した低濃度のソースおよびドレイン領域とによって、ソースおよびドレイン領域とする半導体領域５５を形成する。このようにしてＬＤＤ（Lightly Doped Drain)型ＭＯＳ−ＦＥＴを形成する。
【００７９】
その後、全面的に例えばＳｉＯ2 による第１の層間絶縁層５６を堆積し、平坦化した後、これの上に第１の配線層５７を形成する。この第１の配線層５７は、第１の層間絶縁層５６に穿設したコンタクトホールを通じて、回路素子の所定の半導体領域５５に電気的にコンタクトする。さらに、全面的に、例えばＳｉＯ2 による第２の層間絶縁層５８を形成し、これの上に第２の配線層５９を形成する。この第２の配線層５９は、第２の層間絶縁層５８に穿設したコンタクトホールを通じて、例えば下層の第１の配線層の所定部に電気的にコンタクトする。
【００８０】
このように、半導体膜１３に形成した集積回路を、半導体基体１１から分離する。まず、接着剤６０を介して例えばフレキシブル樹脂基板よりなる支持基板６１を集積回路が形成された半導体膜１３上、したがって、第２の配線層５９が形成された第２の層間絶縁層５８上に接合すなわち貼着する（図３Ｇ）。このときの支持基板６１の接着強度は、多孔質層１２による半導体基体１１からの分離強度よりも強い強度、すなわち分離に際して支持基板６１に剥離が生じない程度の接着強度とする。
【００８１】
次に、半導体基体１１と支持基板６１との間に両者を引き離す方向の外力を与える。このようにすると、前述したように弱い強度とされた多孔質層１２の高多孔率層１２Ｈもしくはその近傍で分離が生じ、半導体基体１１から支持基板６１とともに集積回路が形成された半導体膜１３が剥離する（図４Ｈ）。
【００８２】
この場合の、半導体膜１３と、半導体基体１１との分離面は、多孔質層１２が残存するが、この面に樹脂膜を塗布することによって裏面の保護を行う保護膜６２を形成する（図４Ｉ）。
【００８３】
このようにすると、フレキシブルな基板６１に、薄膜に形成されたことによってフレキシブルなエピタキシャル半導体膜１３による単結晶Ｓｉ集積回路が形成され、全体としてフレキシブルな目的とする薄膜半導体装置この例では薄膜半導体集積回路を得ることができた。
【００８４】
分離して残された単結晶Ｓｉ半導体基体１１は、再び上述したと同様な方法を採って薄膜半導体装置を得るための半導体基体として用いることができる。あるいは、この薄膜半導体装置の繰り返し製造によって半導体基体１１の厚さが薄くなった場合には、これ自体に回路素子もしくは集積回路を形成する薄膜半導体として用いることができる。
【００８５】
〔実施例２〕
この実施例においては、図５にその概略斜視図を示すように、光透過性樹脂によるＩＣカードを構成する支持基板７０上に、それぞれ薄膜半導体による薄膜集積回路７１と薄膜太陽電池７２とが形成されてなるＩＣカードを製造する場合である。
【００８６】
この場合、先ず薄膜半導体集積回路装置７０を構成する集積回路の構成体と、太陽電池７２を構成する太陽電池の構成体とを作製する。
集積回路の構成体は、図３Ｆで示した集積回路の構成体１００によって構成することができる。すなわち、この構成体１００の製造方法は、実施例１において図２〜図３Ｆで説明したと同様の方法によって得ることができるので重複説明を省略する。しかしながら、この実施例のＩＣカードにおいては、集積回路の構成体１００は、そのエピタキシャル半導体膜１３には、実施例１で説明したＣＭＯＳによる集積回路に代えてＩＣカード用の集積回路、フラッシュメモリなどの回路が形成される。
【００８７】
一方、太陽電池の構成体の製造方法を、図６〜図８の工程図を参照して説明する。
この場合においても、高濃度にボロンＢがドープされて、比抵抗が例えば０．０１〜０．０２Ωｃｍとされた単結晶Ｓｉによるウエファ状の半導体基体１１を用意した。
【００８８】
そして、この場合においても、図１で説明した２槽構造の陽極化成装置を用いて、第１および第２の槽１Ａおよび１Ｂに共にＨＦ：Ｃ2 Ｈ5 ＯＨ＝１：１の電解溶液４を注入し、各電解溶液槽１Ａおよび１Ｂの電解溶液４中に浸漬配置したＰｔ電極３Ａおよび３Ｂ間に直流電源２によって電流を流した。
【００８９】
先ず、電流密度１ｍＡ／ｃｍ2 で８分間通電して表面層１２Ｓを形成した（図６Ａ）。
一旦通電を停止して後、電流密度７ｍＡ／ｃｍ2 で８分間通電して中間多孔率層１２Ｍを形成した（図６Ｂ）。
更に、一旦通電を停止して後、２００ｍＡ／ｃｍ2 を３秒間通電した。このようにすると、中間多孔率層１２Ｍ内に高多孔率層１２Ｈが形成された（図６Ｃ）。このようにして、表面層１２Ｓと、中間多孔率層１２Ｍと、高多孔率層１２Ｈとによる多孔質層１２が形成される。
【００９０】
この多孔質層１２の形成後、実施例２で説明したと同様の方法によって、常圧Ｓｉエピタキシャル成長装置内でＨ2 雰囲気中でのアニールを行う。このようにすると、多孔質層１２の表面層１２Ｓを滑らかとされ、また、多孔質層１２内部の中間多孔率層１２Ｍと、高多孔率層１２Ｈとの界面付近における強度の脆弱化がなされる。
【００９１】
図１７および図１８は、この実施例における多孔質層の中間多孔質層１２Ｍと高多孔質層１２Ｈとに渡る断面の上述のＨ2 の雰囲気中のアニールを行う前と、行った後の各１０万倍の顕微鏡写真に基く模式図で、これらを比較して明らかなようにＨ2 中アニールによって結晶粒の成長が生じ、特に高多孔質層１２Ｈにおいては孔部の拡大成長が著しく生じて、霜柱状（図１８では柱が存在しない部分での断面を示している）の極めて粗なる層を形成し、この部分における脆弱性が著しくなる。
【００９２】
その後、アニールを行った常圧Ｓｉエピタキシャル成長装置に、ＳｉＨ4 ガスとＢ2 Ｈ6 ガスとを用いたエピタキシャル成長を２分間行って、厚さ０．５μｍの、ボロンＢが１０19atoms/cm3 にドープされたｐ+ Ｓｉによる第１のエピタキシャル成長による第１の半導体層１３１を形成し、次に、Ｂ2 Ｈ6 ガスの流量を変更して、Ｓｉエピタキシャル成長を１７分間行って、厚さ５μｍの、ボロンＢが１０16atoms/cm3 にドープされた低濃度のｐ- Ｓｉによる第２のエピタキシャル成長による第２の半導体層１３２を形成し、更にＢ2 Ｈ6 ガスに換えてＰＨ3 ガスを供給して、エピタキシャル成長を２分間行って、ｐ- エピタキシャル半導体層１３２上に、リンＰが１０19atoms/cm3 の高濃度にドープされたｎ+ Ｓｉによる第３のエピタキシャル成長による第３の半導体層１３３を形成して、第１〜第３の半導体層１３１〜１３３よりなるｐ+ −ｐ- −ｎ+ 構造の半導体膜１３を形成した（図７Ｄ）。
【００９３】
次に、この実施例においては、半導体膜１３上に表面熱酸化によってＳｉＯ2 膜すなわち透明の絶縁膜１６を形成し、フォトリソグラフィによるパターンエッチングを行って電極ないしは配線とのコンタクトを行う開口１６Ｗを形成する（図７Ｅ）。この開口１６Ｗは、所要の間隔を保持して図においては紙面と直交する方向に延長するストライプ状に平行配列して形成することができる。このように形成したＳｉＯ2 膜により、界面でのキャリア発生や再結合を極力少なくすることが可能である。
【００９４】
そして、全面的に金属膜の蒸着を行い、フォトリソグラフィによるパターンエッチングを行って受光面側の電極ないしは配線１７を、ストライプ状開口１６Ｗに沿って形成する（図８）。この電極ないしは配線１７を形成する金属膜は、例えば厚さ３０ｎｍのＴｉ膜、厚さ５０ｎｍのＰｄ、厚さ１００ｎｍのＡｇを順次蒸着し、さらにこれの上にＡｇメッキを行うことによって形成した多層構造膜によって構成し得る。その後４００℃で２０〜３０分間のアニールを行った。
このようにして、太陽電池の構成体２００を得た。
【００９５】
このようにして用意された前述の集積回路の構成体１００と、太陽電池の構成体２００とを、支持基板、この例ではＩＣカードを構成する所要のプリント配線が形成された透明樹脂のフレキシブル支持基板に接着剤によって、各エピタキシャル半導体膜側を、支持基板側として接合する。
【００９６】
図９は、集積回路の構成体１００と、太陽電池の構成体２００のフレキシブル支持基板７０に対する接合の工程図を示す。この接合に当たっては、集積回路の構成体１００と、太陽電池の構成体２００の各配線層もしくは電極を、プリント配線７３の対応する所定部に半田づけ等によって電気的に接続させて接着剤６０による接合を行う（図９Ａ）。
【００９７】
次に、各集積回路の構成体１００および太陽電池の構成体２００から、半導体基体１１をそれぞれ剥離する（図９Ｂ）。この剥離は、図４Ｈの工程で説明したように、半導体基体１１の表面の多孔質層１２においてなされる。
【００９８】
このようにすると、フレキシブル基板７０上に、それぞれ集積回路の構成体１００および太陽電池の構成体２００から剥離された薄膜半導体集積回路装置７１と薄膜太陽電池７２とが所定部に形成され、目的とするフレキシブルＩＣカードが形成される（図５および図９Ｃ）。この場合、構成体１００および２００の半導体基体１１の剥離面には、必要に応じて多孔質層の除去および電極の形成がなされる。
【００９９】
その後、図９Ｃで示すように、薄膜半導体集積回路装置７１、薄膜太陽電池７２等を覆って樹脂膜等の保護膜７４を被着形成する。
【０１００】
このようにして形成されたＩＣカードに内蔵された薄膜半導体集積回路装置７１および薄膜太陽電池７２は、共に極めて薄く、フレキシブルであり、ＩＣカードの曲げ応力に充分耐えることができる。
【０１０１】
尚、この実施例では、集積回路と太陽電池を一体化させるＩＣカードを作るため、ＩＣカードの支持基板７０を光透過性としたが、例えば集積回路のみ、あるいは集積回路と液晶素子を形成させる場合等は、他の絶縁物基板による保持基板を用いて、ＩＣカードを形成できることは言うまでもない。
【０１０２】
〔実施例３〕
この実施例においては、パッケージングがなされた薄膜半導体集積回路装置を構成する場合で、この場合を図２〜図３Ｆおよび図１０〜図１６を参照して説明する。
【０１０３】
すなわち、この実施例においても、先ず、高濃度にボロンがドープされて、比抵抗が例えば０．０１〜０．０２Ωｃｍとされた単結晶Ｓｉによるウエファ状の半導体基体１１を用意した（図２Ａ）。
。
そして、この半導体基体１１の表面の陽極化成して半導体基体１１の表面に多孔質層を形成した。こおの実施例においては、図１で説明した２槽構造の陽極化成装置を用いて陽極化成を行った。すなわち、第１および第２の各槽１Ａおよび１Ｂ間に単結晶Ｓｉによる半導体基体１１を配置し、両槽１Ａおよび１Ｂには、共にＨＦ：Ｃ2 Ｈ5 ＯＨ＝１：１を注入した。そして、これら各電解溶液槽１Ａおよび１Ｂの電解溶液４中に浸漬配置したＰｔ電極３Ａおよび３Ｂ間に直流電源２によって電流を流した。
【０１０４】
まず、電流密度を、１ｍＡ／ｃｍ2 の低電流として、これを８分間通電させた。これにより、口径が小さい微細孔を有し、緻密な表面層１２Ｓが形成された（図２Ｂ）。
その後、一旦通電を停止する。次に、電流密度を５ｍＡ／ｃｍ2 として、１０分間の通電を行った。このようにすると、表面層１２Ｓ下に、この表面層に比し多孔率が大きい、中間多孔率層１２Ｍが形成された（図２Ｃ）。
その後、再び通電を停止する。次に、電流密度を１００ｍＡ／ｃｍ2 に上げて３秒間の通電を行った。この場合においても、中間多孔率層１２Ｍの内部に、すなわち中間多孔率層１２Ｍによって上下から挟み込まれるように、表面層１２Ｓおよび中間多孔率層１２Ｍに比し、多孔率が高い高多孔率層１２Ｈが形成される（図２Ｄ）。このようにして、表面層１２Ｓと、中間多孔率層１２Ｍと、高多孔率層１２Ｈとによる多孔質層１２が形成される。
【０１０５】
この多孔質層１２においても、中間多孔率層１２Ｍと高多孔率層１２Ｈとの多孔率が大きく相違するので、これら界面および界面近傍に大きな歪が生じ、この付近の強度が極端に弱くなる。しかしながら、この場合においても、この歪は、高多孔率層１２Ｈと表面層１２Ｓとの間に中間多孔率層１２Ｍが存在することによって、これがバッファーとして作用し、この歪みにより影響を大きく受けやすい多孔質層の表面への歪みの影響を緩和することができる。したがって、この歪みによって、後に多孔質層上に行うエピタキシャル成長の結晶性への影響を効果的に回避できる。
【０１０６】
その後、後に行うエピタキシャル成長がなされる常圧Ｓｉエピタキシャル成長装置において、多孔質層１２を有する半導体基体１１を、Ｈ2 雰囲気中で１１００℃の加熱すなわちアニール処理を行った。このアニールは、室温から１１００℃まで約２０分掛けて昇温し、１１００℃で約３０分間のアニールを行った。このＨ2 アニールにより、口径の小さい微細孔による表面層が平坦で滑らかになる。同時に、多孔質層１２の内部では、中間多孔率層１２Ｍと、高多孔率層１２Ｈの界面付近において、分離強度が、よりいっそう弱くなった。
【０１０７】
その後、Ｈ2 アニールを行った常圧Ｓｉエピタキシャル成長装置において、多孔質層１２上すなわち表面層１２Ｓ上にＳｉのエピタキシャル成長を行ってエピタキシャル半導体膜１３を形成した（図３Ｅ）。このエピタキシャル成長は、先のＨ2 雰囲気中アニール温度の１１００℃から１０３０℃まで降温して、ＳｉＨ4 ガスを用いたＳｉエピタキシャル成長を１７分間行った。これより多孔質層１２上に結晶性に優れた、厚さ約５μｍのＳｉエピタキシャル半導体膜１３が形成された。
【０１０８】
このとき、Ｓｉエピタキシャル半導体膜１３表面に、凹凸があるときは、この表面を研磨する。高多孔率層１２Ｈは、上述した歪と、これが高多孔率をもっていわば霜柱状とされて脆弱化されて分離強度が非常に弱くなっているので、これを破損することがないように、弱い力での研磨を行った。これによって、エピタキシャル半導体膜１３の表面はより平坦になった。このようにしたことによって、例えば露光装置のマスク合わせにおいて、より高精度に行うことができる。
【０１０９】
このようにしてエピタキシャル成長された半導体膜１３に、通常の半導体製造プロセスによって、回路素子もしくは集積回路を形成して、集積回路の構成体１００を得る（図３Ｆ）。図示の例では、ＭＯＳ−ＦＥＴによるＣＭＯＳからそれぞれなり、最終的に互いに分離チップ化される複数の集積回路を形成した場合で、この場合、エピタキシャル半導体膜１３の素子間分離を行うべき部分に、ＬＯＣＯＳによって素子分離絶縁層５１を形成した。そして、ＭＯＳ−ＦＥＴの形成部に例えば半導体膜１３を表面熱酸化することによってゲート絶縁膜５２を形成し、これの上にゲート電極５３を、例えばＣＶＤ法によって多結晶Ｓｉを全面的に形成し、フォトリソグラフィによるパターンエッチングによって所要のパターンとしてゲート電極５３を形成する。次に、このゲート電極５３の両側に、このゲート電極５３をマスクとして比較的低濃度にｐ型もしくはｎ型の不純物をイオン注入して低濃度のソースおよびドレイン領域を形成し、その後、ゲート電極５３の側面に例えばＳｉＯ2 によるサイドウオール５４を形成する。そして、このサイドウオール５４を含んでゲート電極５３をマスクにその両側にｐ型もしくはｎ型の不純物を高濃度にイオン注入して、これによって形成した低濃度のソースおよびドレイン領域と、先に形成した低濃度のソースおよびドレイン領域とによって、ソースおよびドレイン領域とする半導体領域５５を形成する。このようにしてＬＤＤ型ＭＯＳ−ＦＥＴを形成する。
【０１１０】
その後、全面的に例えばＳｉＯ2 による第１の層間絶縁層５６を堆積し、平坦化した後、これの上に第１の配線層５７を形成する。この第１の配線層５７は、第１の層間絶縁層５６に穿設したコンタクトホールを通じて、回路素子の所定の半導体領域５５に電気的にコンタクトする。さらに、全面的に、例えばＳｉＯ2 による第２の層間絶縁層５８を形成し、これの上に第２の配線層５９を形成する。この第２の配線層５９は、第２の層間絶縁層５８に穿設したコンタクトホールを通じて、例えば下層の第１の配線層の所定部に電気的にコンタクトする。
【０１１１】
次に、接着剤１６０を介してこの実施例においては、光透過性を有し、比較的剛性に富んだ、すなわち伸縮性や可撓性（フレキシブル）を殆ど示さない樹脂基板あるいはガラス基板等よりなる保持基板１６１を、集積回路が形成されたエピタキシャル半導体膜１３上、したがって、第２の配線層５９が形成された第２の層間絶縁層５８上に接合すなわち貼着する（図１０Ａ）。このときの保持基板１６１の接着強度は、多孔質層１２による半導体基体１１からの分離強度よりも強い強度、すなわち分離に際して保持基板１６１に剥離が生じない程度の接着強度とする。
【０１１２】
この実施例においては、接着剤１６０としては、上述した接着強度を示すものの、紫外線照射によってその接着性が低下して容易に剥離が可能となる接着剤によって構成した。
【０１１３】
次に、半導体基体１１と保持基板１６１との間に両者を引き離す方向の外力を与えるこのようにすると、前述したように弱い強度とされた多孔質層１２の高多孔率層１２Ｈもしくはその近傍で分離が生じ、半導体基体１１から保持基板１６１とともに集積回路が形成されたエピタキシャル半導体膜１３が剥離する（図１０Ｂ）。
【０１１４】
この場合においても、分離して残された単結晶Ｓｉ半導体基体１１は、再び上述したと同様な方法を採って薄膜半導体装置を得るための半導体基体として用いることができる。あるいは、この薄膜半導体装置の繰り返し製造によって半導体基体１１の厚さが薄くなった場合には、これ自体に回路素子もしくは集積回路を形成する薄膜半導体として用いることができる。
【０１１５】
次に、剛性を有する保持基板１６１側に、面方向の引っ張りによって延伸するダイシング用フィルム８０を接着剤（図示せず）によって接合する（図１０Ｃ）。
【０１１６】
そして、ダイヤモンドカッター等のダイシング装置によって、エピタキシャル半導体膜１３に形成された複数の互いに分離してチップ化されるべき回路素子もしくは集積回路間を、エピタキシャル半導体膜１３側から保持基板１６１を全厚さもしくは殆ど全厚さに渡って切り込んだ切り込み溝１６２を形成し、図においては各ＣＭＯＳ毎に分断して複数のチップ化するダイシング作業を行う。
【０１１７】
その後、ダイシング用フィルム８０を、その面方向に引き延ばして先に分断されたチップ８１を相互に離間させ（図１１Ｄ）、ダイシング用フィルムを剥がす（図１１Ｅ）。
【０１１８】
その後もしくはその前に、保持基板１６１に接合されたチップ８１に関して、それぞれ形状による不良品のチェックを行って良品に関してのみ、チップ８１の裏面に、チップ８１より大きい面積の支持基板８２、この実施例では、フレキシブルポリイミド樹脂フィルムによる支持基板８２を接着強度が充分大きいポリイミド接着剤によって接着した（図１１Ｆ）。この場合、支持基板８２の接着に先立って例えば光遮断フィルム（図示せず）を貼着して置くこともできる。そして、この支持基板８２として、充分面積の大なる基板を用いるときは、これ以降の洗浄等の作業工程においていわゆるバッチ処理を行うことができる。
【０１１９】
保持基板１６１側から紫外線照射を行って、接着剤１６０の接着強度を低下させて保持基板１６１を取り除く（図１２Ｇ）。
【０１２０】
その後、チップ８１を洗浄して紫外線照射によって接着強度が低下した接着剤を化学的に洗浄除去して集積回路の配線層、図示の例では第２の配線層５９の表面を清浄化する（図１２Ｈ）。
【０１２１】
基板８２上に、チップ８１の表面を覆って絶縁性樹脂、ＳｉＯ2 、ＳｉＮ等の絶縁層８３、この実施例ではポリイミド樹脂を塗布した（図１２Ｉ）。このポリイミド樹脂を硬化させるため、１３０℃で１分間のベーキングを行った。
【０１２２】
このポリイミド樹脂による絶縁層８３に、フォトリソグラフィによるパターンエッチングを行って配線層５９に対する外部配線のコンタクト部に、コンタクト窓８３Ｗを形成する（図１３Ｊ）。このフォトリソグラフィ工程は、先ず全面的にフォトレジスト（図示せず）を塗布し、１１０℃で１分間のベーキングを行って、その後パターン露光を行い、アルカリ液によるフォトレジストの現像を行って露光部の除去を行うが、この場合これと同時に、この除去部を通じて露呈したポリイミド樹脂による絶縁層８３のエッチングされコンタクト窓８３Ｗが穿設される。その後、ポリイミド樹脂を硬化させるために、２００℃で６０分間の熱処理と、３５０℃で８０分間の熱処理を行った。
【０１２３】
絶縁層８３上に全面的にＡｌ導電層を、そのコンタクト窓８３Ｗを通じて外部に露呈する配線層５９にオーミックコンタクトさせて被着し、これをフォトリソグラフィによるパターンエッチングによって所要のパターンの外部配線８４を形成する（図１３Ｋ）。尚、この外部配線８４を構成する導電層は、Ａｌに限られるものではなく、例えばＴｉ、Ｎｉ、Ａｕ、Ａｇ、Ｃｕ等によって構成することもできるし、金属層に限られる物ではなく導電性樹脂等によって構成することもできる。
【０１２４】
その後全面的に遮光性樹脂等の遮光性絶縁層８５を塗布し（図１３Ｌ）、フォトリソグラフィによるパターンエッチングを行って支持基板８２上に差し渡って形成された外部配線８４の端子導出部上にコンタクト窓８５Ｗを形成し（図１４Ｍ）、更に全面的にすなわち少なくとも半導体チップ８１の形成部表面を覆ってポリイミド樹脂による保護樹脂膜８６を塗布する（図１４Ｎ）。更に前述したと同様のフォトリソグラフィによってポリイミド樹脂による保護樹脂膜８６にコンタクト窓８５Ｗ上において、コンタクト窓８６Ｗを穿設する（図１５Ｏ）。このコンタクト窓８６Ｗおよび８５Ｗを通じて外部配線８４の端子導出部上に半田を塗布して金属バンプ８７を形成する（図１５Ｐ）。
【０１２５】
このようにして、半導体チップ８１は、保護樹脂膜８６によってパッケージングがなされる。そして、この場合、このパッケージ部全体を含んでその全体の高さ（厚さ）は、１ｍｍ以下とすることができるものであって、したがって、金属バンプ８７の高さはこれより突出する高さとすることができる。このようにして、パッケージングがなされた目的とするフィルム状の半導体集積回路装置が構成される。図１６はこのようにして形成されたフィルム状の半導体集積回路装置の概略斜視図を示す。図１６において、図１５Ｐと対応する部分には同一符号を付し、重複説明を省略する。
【０１２６】
この実施例による半導体集積回路装置は、パッケージングが施されているにも係わらず全体の厚さは充分に薄く１ｍｍ以下とすることができることから、各種電子機器に適用して、短小軽薄に構成することができる。また、薄膜半導体による半導体チップともども全体としてもフレキシブルに構成することができることから、電子機器への適用において、その組み立て配置の自由度が大きい。また、他の外部配線例えばプリント配線への接続において、その接続端子部に、半導体集積回路本体、すなわち半導体チップの配置部より高く金属バンプ８７を構成できることから、この外部配線への接続を金属バンプを介して直接的に例えばフェースダウンボンディングによって接続することができるので、この接続による電子機器の組み立て製造の簡易化、自動化を容易に行うことができる。
【０１２７】
しかしながら、この実施例におけるように、支持基板８２を、フレキシブル基板によって構成する場合に限らず、フレキシブルであることを必要としない半導体装置に本発明を適用する場合においては、支持基板８２としては、剛性すなわち堅い例えばセラミック基板、ガラス基板等によって構成することもできる。また、上述の例では、絶縁層８３をポリイミド樹脂とした場合であるが、そのほかＳｉＯ2 、ＳｉＮ等によって構成することもできる。
【０１２８】
また、前述した各例においては、エピタキシャル半導体膜１３が、単層エピタキシャル半導体膜である場合を示したが、複数のエピタキシャル半導体層を積層した複層構造とすることもできなど上述した例に限られず種々の構成とするができる。
【０１２９】
尚、上述した各例においてはエピタキシャル半導体膜の半導体基体１１からの剥離を、互いに引き離す外力を与えて剥離した場合であるが、或る場合は超音波振動によって剥離することができる。
【０１３０】
上述した各例において陽極化成において、電流密度が大きい場合や、長時間通電によって半導体例えばＳｉの剥離が発生してこれによるＳｉくずが発生して装置内例えば電解溶液槽等に付着した場合は、半導体基板１１を取り出して後電解液に換えて槽内にフッ硝酸を注入することによって不要なＳｉの付着物を溶解除去することができる。
また、陽極化成を行う装置としては、図２の例に限らず、単槽構造において半導体基体を浸漬させる装置を用いることができる。
【０１３１】
上述した本発明製造方法によれば、半導体基体は、表面に多孔質層を形成し、これの上に半導体のエピタキシャル成長を行って、これを剥離するので半導体基体は多孔質化された厚さだけが消耗されるものであるが、上述した半導体膜の形成および剥離の後は、半導体基体表面を研磨することによって、再び多孔質層の形成、半導体膜の形成、剥離を繰り返すことができ、その繰り返し使用が可能であることから、安価に製造できる。また、半導体基体の繰り返し使用によって、これが薄くなった場合には、この半導体基体自体によって薄膜半導体として用いることができるので、半導体基体は、最終的に無効となることなく、殆ど無駄なく使用ができることから、これによってもコストの低減化をはかることができる。
【０１３２】
また、半導体基板１１は、その繰返し利用によって厚さが減少するが、この減少した厚さに見合った厚さの半導体を基板１１にエピタキシャル成長することによって、上述したＩＣカードを始めとして半導体装置の製造を繰返し行うことができる。このようにするときは、永久的に同一の半導体基体の使用が可能となるので、更に低コスト、低エネルギーで太陽電池を製造することができる。
【０１３３】
また、本発明製造方法によれば、エピタキシャル成長による半導体膜上にプリント基板などの支持基板を接合して基板と半導体膜とを一体化させた後、基板を半導体膜と共に、半導体基体から剥離する方法を採ることができるので、この基板の種類には制限はなく、金属板、セラミック、ガラス、樹脂等の堅い基板、あるいはフレキシブル基板など、従来からの半導体技術の常識では到底考えられなかったような基板上に薄膜単結晶を形成することができる。このように単結晶半導体によって半導体装置やＩＣカードを製造するので、すぐれた特性のものを構成できる。
【０１３４】
また、単に単一多孔率を有する多孔質層上に半導体膜をエピタキシャル成長させる方法による場合は、その半導体膜の結晶性を良好にするには、結晶成長の核となる多孔質層の多孔率を小さくする必要があることから、陽極化成に当たってち、電流密度を低くして、電解溶液のＨＦ混合比を多くする必要がある。ところが、このように、多孔率を低くすると、多孔質層が硬くなり、エピタキシャル半導体膜の分離が難しくなる。そこで、分離強度を弱くするために多孔率を上げようと、例えば陽極化成の条件のうち、電流密度を高くして、電解溶液のＨＦ混合比を少なくすると、この場合は分離は容易になるが、エピタキシャル半導体膜の結晶性が極端に悪くなる。これに対し、前述したように、多孔質層の表面部分の多孔率を小さくして、多孔質層内部の多孔率が大きいという２面性の性質をもつ多孔質層を形成する場合は、多孔質層上にエピタキシャル半導体膜を良好に形成でき、しかも、エピタキシャル半導体膜を容易に分離できる。例えば、超音波により容易に分離させることができる程度の弱い多孔質層を形成することも可能である。
【０１３５】
また、多孔質層に形成する高多孔率層は、多孔率が大きいほど剥離が容易になるが、歪みが大きく、その影響が多孔質層の表面層にまで及ぼしてしまう。このため、表面層に亀裂が生じることもある。また、エピタキシャル成長を行う際、エピタキシャル半導体膜に欠陥を生じさせる原因となる。これに対し、前述したように、多孔率の非常に高い層と多孔率の低い表面層との間に、これらの層から発生する歪みを緩和するバッファー層として、表面層よりやや多孔率の高い中間多孔率層を形成することにより、剥離が容易で良質のエピタキシャル半導体膜を形成できる。
【０１３６】
また、本発明によれば高電流密度での陽極化成において、電流を間欠的に流すことにより、多孔質層に高多孔率層を半導体基板側界面またはその近傍に形成することができるため、表面と剥離層となる高多孔質層とを最大限に離間させることができ、そのためバッファー層を薄くでき、その分多孔質層の厚さを減らし、半導体基体の厚さ減方向の消費を少なくすることができ、コストを更に低下させることが可能となる。
【０１３７】
また、本発明方法において、低電流密度での陽極化成において、電流を漸次増大させることにより、多孔質層の表面層と剥離層との間のバッファー層の多孔率を内部に行くに従い漸次増大させるように形成するときは、バッファー層の機能を更に良好にすることができる。
【０１３８】
また、陽極化成を、フッ化水素とエタノールを含有する電解溶液、あるいは、フッ化水素とメタノールの混合液中で行うことにより、多孔質層を容易に形成することができる。この場合、陽極化成の電流密度を変える際に、この電解溶液の組成も変えることにより、多孔率の調整範囲が更に大きくなる。
【０１３９】
また、陽極化成中に光を照射することによる、多孔質層の表面の凹凸の発生が著しくなり、エピタキシャル半導体膜の結晶性が悪くなるが本発明においては、陽極化成を暗所で行うことにより、この凹凸を軽減ないしは回避できて、良好な結晶性を有するエピタキシャル半導体膜を形成することができる。
【０１４０】
また、多孔質層を形成した後、水素ガス雰囲気中で加熱することにより、多孔質層の表面層の表面はなめらかになり、良好な結晶性を有するエピタキシャル半導体膜を形成することができた。
また、多孔質層を形成した後、水素ガス雰囲気中での加熱工程の前に、多孔質層を熱酸化することにより、多孔質層の内部が酸化されるので、次工程の水素中アニールを施しても、多孔質層には大きな構造変化が生じ難くなり、多孔質層の表面に内部からの歪みが伝わり難くなるため、結晶性の良好なエピタキシャル半導体膜を形成することができる。
【０１４１】
更に、半導体基体として、ホウ素を高濃度にドープしたものは、陽極化成時に、結晶状態を維持したまま多孔質化がなされるので、良質のエピタキシャル半導体膜を形成できる。
【０１４２】
また、本発明方法によれば、支持基板をプリント基板とすることにより、プリント基板に直接的に半導体装置、ＩＣカードを構成できるなど製造の簡素化をはかることができる。
【０１４３】
また、本発明によれば半導体装置を、容易、確実に保護樹脂膜によってパッケージングすることができ、また全体の厚さを充分小さくできることから、端子導出のための金属バンプの高さを装置の高さ程度もしくはこれより以上とすることができ他部との電気的接続を容易に行なうことができる。
【０１４４】
【発明の効果】
上述した本発明の製造方法によれば、薄膜単結晶上に各種回路素子、集積回路等を容易に形成することができる。
また、本発明のＩＣカードの製造方法によれば、フレキシブルな薄膜半導体装置を簡単な工程で内蔵することができる。
また、本発明によればパッケージングも簡単にできる。
【図面の簡単な説明】
【図１】本発明方法を実施する陽極化成装置の一例の構成図である。
【図２】本発明方法の一実施例の工程図（その１）である。Ａ〜Ｄは、その各工程の断面図である。
【図３】本発明方法の一実施例の工程図（その２）である。Ｅ〜Ｇは、その各工程の断面図である。
【図４】本発明方法の一実施例の工程図（その３）である。ＨおよびＩは、その各工程の断面図である。
【図５】ＩＣカードの構成を示す斜視図である。
【図６】本発明方法の他の一実施例の工程図（その１）である。Ａ〜Ｃは、その各工程の断面図である。
【図７】本発明方法の他の一実施例の工程図（その２）である。ＤおよびＥは、その各工程の断面図である。
【図８】本発明方法の他の一実施例の工程図（その３）である。
【図９】本発明によるＩＣカードの製造方法の一例の工程図である。Ａ〜Ｃは、その各工程の断面図である。
【図１０】本発明方法の他の一実施例の工程図（その１）である。Ａ〜Ｃは、その各工程の断面図である。
【図１１】本発明方法の他の一実施例の工程図（その２）である。Ｄ〜Ｆは、その各工程の断面図である。
【図１２】本発明方法の他の一実施例の工程図（その３）である。Ｇ〜Ｉは、その各工程の断面図である。
【図１３】本発明方法の他の一実施例の工程図（その４）である。Ｊ〜Ｌは、その各工程の断面図である。
【図１４】本発明方法の他の一実施例の工程図（その５）である。ＭおよびＮは、その各工程の断面図である。
【図１５】本発明方法の他の一実施例の工程図（その６）である。ＯおよびＰは、その各工程の断面図である。
【図１６】図１０〜図１５の本発明方法で製造した装置の一概略斜視図である。
【図１７】本発明方法における多孔質層の加熱処理前の要部の顕微鏡写真の模式図である。
【図１８】本発明方法における多孔質層の加熱処理後の要部の顕微鏡写真の模式図である。
【符号の説明】
１１ 半導体基体、１２ 多孔質層、１２Ｍ 中間多孔率層、１２Ｈ 高多孔率層、１３ エピタキシャル半導体膜、１３１ 第１のエピタキシャル半導体膜、１３２ 第２のエピタキシャル半導体膜、１３３ 第３のエピタキシャル半導体膜、１００ 集積回路の構成体、 ２００ 太陽電池の構成体、５１ 分離絶縁層、５２ ゲート絶縁膜、５３ゲート電極、５４ サイドウオール、５５ 半導体領域、５６ 第１の層間絶縁層、５７ 第１の配線層、５８ 第２の層間絶縁層、 ５９ 第２の配線層、６０ 接着剤、６１ 支持基板、７０ 支持基板、７１ 薄膜半導体集積回路装置、 ７２ 薄膜太陽電池、８０ ダイシング用フィルム、８１ チップ、８２ 支持基板、８３ 絶縁層、８３Ｗ コンタクト窓、８４ 外部配線、８５ 遮光性絶縁層、８６ 保護樹脂膜、８７ 金属バンプ、１６１ 保持基板
Claims (19)
- 半導体基体表面を多孔質層に変化させる多孔質層の形成工程と、
該多孔質層に半導体膜を形成する工程と、
該半導体膜上に回路素子もしくは集積回路を形成する工程と、
該回路素子もしくは集積回路を形成した半導体膜を上記多孔質層において上記半導体基体から剥離する工程とを有し、
上記多孔質層の形成工程において、
表面に多孔率が低い表面層を形成し、該表面層より内部側に上記表面層より高い多孔率を有する中間多孔率層を形成し、
該中間多孔率層内または該中間多孔率層と半導体基体との界面に上記中間多孔率層より高い多孔率を有する高多孔率層を形成する
ことを特徴とする薄膜半導体装置の製造方法。 - 上記多孔質層の形成工程は、
上記半導体基体表面を低電流密度で陽極化成する工程と、
該低電流密度よりも高い中間低電流密度で陽極化成する工程と、
高電流密度で陽極化成する工程とによる
ことを特徴とする請求項１に記載の薄膜半導体装置の製造方法。 - 上記多孔質層の形成工程における上記高電流密度での陽極化成において、
電流を間欠的に流す
ことを特徴とする請求項２に記載の薄膜半導体装置の製造方法。 - 上記多孔質層の形成工程における上記中間低電流密度での陽極化成において、
電流密度を漸次増大させる
ことを特徴とする請求項２に記載の薄膜半導体装置の製造方法。 - 上記多孔質層の形成工程における陽極化成を、フッ化水素とエタノール、またはフッ化水素とメタノールを含有する電解溶液中で行う
ことを特徴とする請求項２に記載の薄膜半導体装置の製造方法。 - 上記多孔質層の形成工程における上記陽極化成の電流密度を変更し、かつ電解溶液の組成を変更する
ことを特徴とする請求項２に記載の薄膜半導体装置の製造方法。 - 上記多孔質層の形成における陽極化成を、暗所で行う
ことを特徴とする請求項２に記載の薄膜半導体装置の製造方法。 - 上記多孔質層の形成工程後に、水素ガス雰囲気中で加熱する工程を有する
ことを特徴とする請求項１記載の薄膜半導体装置の製造方法。 - 上記多孔質層の形成工程と、上記水素ガス雰囲気中での加熱工程との間に、上記多孔質層を熱酸化する工程を有する
ことを特徴とする請求項８に記載の薄膜半導体装置の製造方法。 - 上記半導体基体がシリコンの単結晶である
ことを特徴とする請求項１記載の薄膜半導体装置の製造方法。 - 半導体基体がボロンを高濃度にドープした半導体基体である
ことを特徴とする請求項１に記載の薄膜半導体装置の製造方法。 - 上記回路素子もしくは集積回路を形成した半導体膜上に支持基板を接合して、上記半導体膜と上記支持基板とを一体化する工程と、
上記半導体膜と上記支持基板とを一体として上記半導体基体から剥離する工程とを有する
ことを特徴とする請求項１に記載の薄膜半導体装置の製造方法。 - 半導体基体表面を多孔質層に変化させる多孔質層の形成工程と、
該多孔質層に半導体膜を形成する工程と、
該半導体膜上に回路素子もしくは集積回路を形成する工程と、
該回路素子もしくは集積回路を形成した半導体膜に、ＩＣカードを構成する支持基板を 貼り合わせて、該半導体膜と該支持基板とを一体化する工程と、
該一体化した半導体膜と基板とを一体として半導体基体から剥離する工程とを有し、
上記多孔質層の形成工程において、
表面に多孔率が低い表面層を形成し、該表面層より内部側に上記表面層より高い多孔率を有する中間多孔率層を形成し、
該中間多孔率層内または該中間多孔率層と半導体基体との界面に上記中間多孔率層より高い多孔率を有する高多孔率層を形成する
ことを特徴とするＩＣカードの製造方法。 - 上記半導体膜を形成した後、該半導体膜表面を研磨する工程を有する
ことを特徴とする請求項１３に記載のＩＣカードの製造方法。 - 上記半導体膜を半導体基体から剥離した後、この剥離面に保護膜もしくは保持基板を被着する工程を有する
ことを特徴とする請求項１３に記載のＩＣカードの製造方法。 - 半導体基体表面を多孔質層に変化させる多孔質層の形成工程と、
該多孔質層に半導体膜を形成する工程と、
該半導体膜に回路素子もしくは集積回路を形成する工程と、
該半導体膜上に、剛性を有する保持基板を接合する工程と、
該保持基板が接合された状態で、上記半導体膜を上記多孔質層において上記半導体基体から剥離する工程と、
上記保持基板にダイシング用フィルムを接合する工程と、
上記半導体膜をチップ化するダイシングを、上記半導体膜から上記保持基板に差し渡って行うダイシング工程と、
該ダイシングによってチップ化された保持基板を有する半導体チップを、支持基板に接合する工程と、
上記保持基板を除去する工程と、上記支持基板上の少なくとも半導体チップを覆って保護樹脂膜を被着形成する工程とを有し、
上記多孔質層の形成工程において、
表面に多孔率が低い表面層を形成し、該表面層より内部側に上記表面層より高い多孔率を有する中間多孔率層を形成し、
該中間多孔率層内または該中間多孔率層と半導体基体との界面に上記中間多孔率層より高い多孔率を有する高多孔率層を形成する
ことを特徴とする薄膜半導体装置の製造方法。 - 上記保持基板を除去する工程の後に、上記支持基板に接合された上記半導体膜チップ上に絶縁層を被着形成する工程と、
該絶縁層に形成したコンタクト窓を通じて上記回路素子もしくは集積回路の所定部に配線層をコンタクトさせて形成する配線層の形成工程と、
その後に上記保持基板を除去する工程と、上記支持基板上の少なくとも半導体チップを覆って保護樹脂膜を被着形成する工程とを有する
ことを特徴とする請求項１６に記載の薄膜半導体装置の製造方法。 - 上記配線層の所定部に金属バンプを形成する工程を有する
ことを特徴とする請求項１６に記載の薄膜半導体装置の製造方法。 - 上記保持基板を透明基板によって構成し、該保持基板の上記半導体膜上への接合を、紫外線照射によって接着性が著しく低下する接着剤によって接合する
ことを特徴とする請求項１６に記載の薄膜半導体装置の製造方法。
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