JP5521339B2 - 多層膜付き半導体ウェーハの製造方法及び半導体デバイスの製造方法 - Google Patents

多層膜付き半導体ウェーハの製造方法及び半導体デバイスの製造方法 Download PDF

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Description

本発明は、半導体ウェーハ上に多孔質層と半導体膜とを有する多層膜付き半導体ウェーハ及びその製造方法、並びに、そのような多層膜付き半導体ウェーハを用いて半導体デバイスを製造する方法に関する。
ＩＣカードなどに使用される薄膜半導体デバイスを製造する方法として、特許文献１に記載されているように、半導体ウェーハ表面に多孔質層を形成し、その多孔質層の表面に素子形成領域となる半導体膜を形成したウェーハを作製し、その半導体膜上に素子を形成した後に多孔質層で剥離して薄膜半導体デバイスを形成する方法がある。
この方法によれば、剥離により薄膜化を行うために、素子を形成した後の半導体ウェーハの裏面側（デバイスを作製する側とは反対側）を従来のように研削・研磨等で除去する必要がなく、その結果、材料ロスが少なく、削り屑などの廃棄物も低減できるため、環境面でのメリットが得られる。さらに、剥離後の半導体ウェーハを再利用することにより、使用する製品ウェーハの枚数を減らすことができるため、製造コストを削減できるというメリットが大いに期待されている。
しかし、この半導体ウェーハを再利用するに当たっては、多孔質層で剥離（分離）するので、剥離面（分離面）には微小な割れ欠けが生じており、このため、このような剥離面を有する多孔質層を全て除去し、あらためて多孔質層を形成する必要がある。したがって、ウェーハの厚みは、ウェーハを再生する毎に少なくとも多孔質層の厚み分が薄くなるという問題があった。
このように、再利用する半導体ウェーハがウェーハを再生する毎に薄くなると、半導体デバイスを作製するウェーハの全体厚も薄くなるため、再利用する回数が増加すると、デバイス作製の際のウェーハ全体厚の規格値から外れ、デバイス製造工程に投入することができなくなる。そのため、ウェーハの再利用回数が制限されるという問題があった。
特開平９−３１２３４９号公報
本発明は、前記問題点を解決するためになされたものであって、剥離用半導体ウェーハに多孔質層を形成する方法を採用して半導体デバイス作製用の多層膜付き半導体ウェーハを製造する際、剥離用半導体ウェーハの再利用回数にかかわらず、規格内の全体厚さを有する多層膜付き半導体ウェーハを提供することを目的とする。
上記目的達成のため、本発明は、少なくとも、半導体ウェーハの表面部を多孔質層に変化させることにより半導体ウェーハの表面に多孔質層を形成する工程と、該多孔質層の表面上に半導体膜を形成して多層膜付き半導体ウェーハを製造する工程と、前記半導体膜上に素子を作製する工程と、該素子を作製した半導体膜を前記多孔質層で剥離して半導体デバイスを製造する工程とにより、半導体デバイスを製造する際に、前記素子が作製された半導体膜を剥離した後の半導体ウェーハの前記剥離に用いた多孔質層側の表面を平坦化する工程を行い、該平坦化を行った半導体ウェーハを、前記多孔質層を形成するための半導体ウェーハとして再利用し、前記多孔質層の形成工程と、前記半導体膜の形成工程とを行って多層膜付き半導体ウェーハを製造する方法であって、前記再利用する半導体ウェーハを用いて製造された前記多層膜付き半導体ウェーハの全体の厚さが、所定の規格内に入るように厚さ調整を行う工程を含むことを特徴とする多層膜付き半導体ウェーハの製造方法を提供する。
このような工程を有し、剥離用半導体ウェーハを再利用する多層膜付き半導体ウェーハの製造方法であれば、剥離用半導体ウェーハの再利用回数にかかわらず、規格内の全体厚さを有する多層膜付き半導体ウェーハを提供することができる。
この場合、前記厚さ調整を、前記再利用する半導体ウェーハの表面に多孔質層を形成した後に、該多孔質層の表面上に形成する半導体膜の厚さを調整することにより行うことができる。
このように、再利用する半導体ウェーハの表面に多孔質層を形成した後に、該多孔質層の表面上に形成する半導体膜の厚さを調整することにより、規格内の全体厚さを有する多層膜付き半導体ウェーハを提供することができる。
さらにこの場合、前記多孔質層の表面上に形成する半導体膜の前記多孔質層側にエッチング除去用領域を設けることが好ましい。
なお、ここで言うエッチング除去用領域とは、作製する半導体デバイスの厚さを調整するため、剥離後にエッチングによって除去するための取り代となる層のことである。また、半導体デバイスの厚さとは、半導体デバイスの電気的活性層と、その活性層を機械的強度で支える支持層とを合わせた厚さのことである。半導体膜全体を均一の層で形成してそのうちの所定厚さをエッチング除去用の領域とすることもできるが、エッチング除去用領域としては、エッチング除去せずに残す層に比べてエッチング速度が速い層を形成することが好ましい。
このように、多孔質層の表面上に形成する半導体膜の多孔質層側にエッチング除去用領域を設ければ、より速く正確にエッチング除去を行うことができる。
また、前記厚さ調整を、前記素子が作製された半導体膜を剥離した後に、前記再利用する半導体ウェーハの表面上に付加膜を形成することにより行うことができる。
この場合、前記付加膜を、前記再利用する半導体ウェーハの多孔質層を形成する表面上に形成することができる。また、前記付加膜を、前記再利用する半導体ウェーハの多孔質層を形成する表面とは反対側の表面上に形成することもできる。
このように、素子が作製された半導体膜を剥離した後に、前記再利用する半導体ウェーハの表面上に付加膜を形成することによっても、多層膜付き半導体ウェーハの厚さ調整を行うことができ、規格内の全体厚さを有する多層膜付き半導体ウェーハを提供することができる。また、この付加膜は、再利用する半導体ウェーハの多孔質層を形成する表面上、及びその反対側の表面上のいずれにも形成することができる。
さらに、付加膜を再利用する半導体ウェーハの多孔質層を形成する表面とは反対側の表面上に形成する場合、前記付加膜として、多結晶膜を形成することができる。
このように、裏面の付加膜として多結晶膜を形成すれば、安価である上に、その後の素子形成工程等の熱処理時に金属不純物等の汚染物のゲッタリング層として機能する効果を得ることができる。
また、本発明は、上記のいずれかの多層膜付き半導体ウェーハの製造方法により製造された多層膜付き半導体ウェーハの半導体膜上に素子を作製する工程と、該素子を作製した半導体膜を前記多孔質層で剥離して半導体デバイスを製造する工程とを有することを特徴とする半導体デバイスの製造方法を提供する。
このような半導体デバイスの製造方法であれば、規格内の全体厚さを有する多層膜付き半導体ウェーハを使用できるので、再利用回数の制限なく半導体デバイスを製造することができる。
また、本発明は、半導体ウェーハと、該半導体ウェーハの表面に形成された多孔質層と、該多孔質層の表面上に形成された半導体膜とを有する、半導体デバイス製造用の多層膜付き半導体ウェーハであって、前記半導体膜は、前記多孔質層側にエッチング除去用領域を有することを特徴とする多層膜付き半導体ウェーハを提供する。
このようなエッチング除去用領域を有する多層膜付き半導体ウェーハであれば、低コストで提供できる規格内の全体厚さを有する多層膜付き半導体ウェーハとすることができる。
この場合、半導体ウェーハの直径が４５０ｍｍ以上の場合に極めて有効である。
このように、半導体ウェーハの直径が４５０ｍｍ以上のような大直径のウェーハであり、自重によるウェーハのたわみが問題となり、ウェーハの厚みを比較的厚くする必要がある場合であっても、ウェーハのたわみに対応できる充分厚い厚さでウェーハを設計しても剥離用の半導体ウェーハを何度も再利用することができ、低コストとすることができる。
本発明の多層膜付き半導体ウェーハの製造方法に従えば、剥離用半導体ウェーハに多孔質層を形成する方法を採用して半導体デバイス作製用の多層膜付き半導体ウェーハを製造する際、剥離用ウェーハの再利用回数にかかわらず、規格内の全体厚さを有する多層膜付き半導体ウェーハを提供することができる。
また、本発明の半導体デバイスの製造方法に従えば、規格内の全体厚さを有する多層膜付き半導体ウェーハを使用できるので、再利用回数の制限なく、半導体デバイスを製造することができる。
また、本発明に係る多層膜付き半導体ウェーハであれば、低コストで提供できる規格内の全体厚さを有する多層膜付き半導体ウェーハとすることができる。
本発明の多層膜付き半導体ウェーハの製造方法の一例を示すフローチャート図である。 本発明に係る多層膜付き半導体ウェーハの製造方法における、半導体膜の厚さを調整する方法の一例を示すフローチャート図である。 本発明に係る多層膜付き半導体ウェーハの製造方法における、半導体膜の厚さを調整する方法の別の一例を示すフローチャート図である。 本発明の多層膜付き半導体ウェーハの製造方法の別の一例を示すフローチャート図である。 本発明の多層膜付き半導体ウェーハの製造方法及び半導体デバイスの製造方法を適用することができる、半導体ウェーハの再利用のプロセスの一例を示すフローチャート図である。 本発明の多層膜付き半導体ウェーハの製造方法のさらに別の一例を示すフローチャート図である。
以下、本発明を詳細に説明するが、本発明はこれらに限定されるものではない。
前述のように、半導体ウェーハ表面に多孔質層を形成する方法を採用した場合、再利用回数が増えるたびにウェーハ厚さが薄くなってしまうという問題があった。
すなわち、剥離を行うために形成される多孔質層は、少なくとも数μｍ程度の厚さが必要であり、それに加えて、剥離後の半導体ウェーハ表面に残る多孔質層の除去と、ウェーハ表面を平坦化する処理を行うため数μｍ程度の研磨が必要とされる。つまり、一回の再生処理で初期半導体ウェーハの厚さが少なくとも１０μｍ程度薄くなってしまう。
その一方で、デバイス製造メーカーがデバイスを製造するためにウェーハ材料に要求するウェーハ厚の規格（公差）は、一般的には±１５μｍ程度であり、製造するデバイスの種類によって規格が緩やかな場合であっても±２５μｍ程度である。従って、ウェーハの全体厚から許容される剥離用半導体ウェーハの再利用回数は、許容公差を最大限利用しても±１５μｍの場合は２〜３回以下、±２５μｍの場合は３〜４回程度以下に限定されてしまうことになる。
本発明者らがコスト試算を行うと、例えばｐ＋型のシリコン単結晶ウェーハを使用して多孔質層を形成する方法を採用した場合、再利用回数としては、少なくとも３回、好ましくは５回以上に設定しないと十分なコストメリットが得られないことが判明した。
本発明者らは、これらの知見に基づいてさらに検討を行い、剥離用半導体ウェーハに多孔質層を形成する方法を採用して半導体デバイス作製用の多層膜付き半導体ウェーハを製造する際には、再利用する半導体ウェーハを用いて製造された多層膜付き半導体ウェーハの全体の厚さが所定の規格内に入るように厚さ調整を行えば、剥離用ウェーハの再利用回数にかかわらず、規格内の全体厚さを有する多層膜付き半導体ウェーハを得ることができることに想到した。そして、そのような多層膜付き半導体ウェーハであれば、再利用回数にかかわらずデバイス製造工程に投入することができるため、多層膜付き半導体ウェーハの製造コストや、それを用いて製造されるデバイスの製造コストの低減効果が得られることに想到し、本発明を完成させた。
以下、本発明について図面を参照しながらさらに詳細に説明するが、本発明はこれらに限定されるものではない。特に、以下では繰り返して使用する剥離用半導体ウェーハとして、好適に用いることができるｐ型シリコン単結晶ウェーハを用いた場合について述べるが、本発明はこれに限定されず、その他の半導体ウェーハに適用することもできる。
図５に、本発明が適用することができる、半導体ウェーハの再利用のプロセスの一例を示すフローチャートを示す。
まず、再利用する前の１回目の製造プロセスとして、図５（ａ）に示すように、半導体ウェーハ１１０を準備する（工程ａ−１）。
半導体ウェーハ１１０としては、ウェーハ表面部を多孔質層に変化させることにより多孔質層を形成することができるものであれば特に限定されないが、上記のようにｐ型のシリコン単結晶ウェーハを好適に用いることができる。また、ウェーハ直径も特に限定されず、特に直径４５０ｍｍ以上のウェーハであっても本発明を適用することができる。
この準備する半導体ウェーハ１１０の厚さｔ１も特に限定されず、通常の規格のウェーハを用いることができる。
次に、図５（ｂ）に示すように、半導体ウェーハ１１０の表面部を多孔質層に変化させることにより半導体ウェーハ１１０の表面１１１に多孔質層１２０を形成する（工程ｂ−１）。
この多孔質層１２０の形成は、例えば陽極化成法によって行うことができ、その形成条件（多孔質層１２０の多孔度、厚さ等）は後述する剥離の際に都合が良いように適宜選択することができる。例えば、多孔質層１２０の形成を複数段階にわけて行い、多孔質層１２０を多層構造とすることもできる。多孔質層１２０の厚さは１〜１０μｍとできるがこれに限定されない。
この時点での半導体ウェーハ１１０の厚さｔ２は工程ａ−１で準備された半導体ウェーハ１１０の厚さｔ１から、多孔質層１２０への変化に供された分だけ減少する。
また、図５には記載していないが、後述する半導体膜１３０の形成工程の前に、多孔質層１２０の表面に存在する孔を塞ぐような前処理を行っても良い（成長前処理−１）。
このような前処理を行うと、半導体膜１３０の形成をエピタキシャル成長により行う場合などにおいて、半導体膜１３０での欠陥の発生を抑えることができるので好ましい。
次に、図５（ｃ）に示すように、多孔質層１２０の表面上に半導体膜１３０を形成して多層膜付き半導体ウェーハ１４０を製造する（工程ｃ−１）。
この半導体膜１３０は、製造しようとする半導体デバイスに適した様々の性質（厚さ、導電型、抵抗率等）のものを形成することができる。
また、この半導体膜１３０は、例えば、エピタキシャル成長によって形成することができる。このエピタキシャル成長条件は適宜選択することができる。
この時点で製造した多層膜付き半導体ウェーハ１４０の全体の厚さをＴとする。
次に、図５（ｄ）に示すように、半導体膜１３０上に素子１５０を作製する（工程ｄ−１）。
素子１５０としては様々な種類のものを作製することができ、特に限定されない。例えば、Ｍｕｌｔｉ−Ｃｈｉｐ−Ｐａｃｋａｇｅ（ＭＣＰ）用として開発が進んでいるＤＲＡＭ、ＮＡＮＤ Ｆｌａｓｈ、ＣＣＤ／ＣＩＳ等の撮像素子のうち裏面照射型デバイス、またこれら撮像素子とメモリーの組み合わせやＭＰＵとメモリーの組み合わせなど３次元化するデバイス等のような、チップの薄膜化が特に必要なものに本発明は好適である。
次に、図５（ｅ）に示すように、素子１５０を作製した半導体膜１３０を多孔質層１２０で剥離して半導体デバイス１６０を製造する（工程ｅ−１）。
ここでの剥離は多孔質層１２０で剥離できる方法を採用することができる。例えば、多孔質層１２０に水流のジェットを当てる方法や機械的に剥離する方法を採用することができる。
また、このとき、素子１５０側はワックス等を介して仮貼り付け用基板（石英基板）などに貼り付けて保護することが好ましい。また、ワックスの代わりに紫外線（ＵＶ）硬化レジストを用い、石英基板を仮貼り付け後、石英基板側より紫外線を照射し、レジスト硬化を行って保護することなどもできる。また、硬化後のレジストが水溶性の場合には水流ジェット以外の機械剥離を行うなど適切な方法を採用することができる。
なお、剥離後の素子１５０及び半導体膜１３０側には、半導体膜１３０の裏面（素子１５０が形成された側とは反対側）に多孔質層の残膜１２０ｂが残るが、これはエッチングにより選択的に除去することができる。エッチング液としてはＨＦ／ＨＮＯ３／ＣＨ３ＣＯＯＨの混合水溶液等を用いることができる。
前記したような素子１５０の石英基板などの保護手段は、この多孔質層の残膜１２０ｂのエッチング除去した後に除去することが好ましい。
もう一方の、剥離後の半導体ウェーハ１１０については、図５（ｆ）に示すように、剥離に用いた多孔質層１２０（多孔質層の残膜１２０ａ）側の表面を平坦化する（工程ｆ−１）。
まず残膜として表面にある多孔質層１２０ａを、エッチング等により除去する。その後、半導体ウェーハ１１０の多孔質層１２０（多孔質層の残膜１２０ａ）のあった側の表面を再研磨する。
このとき、裏面（多孔質層のあった側とは反対側の表面）も研磨することが好ましい。また、両面研磨機を用いて両面を同時に研磨してもよい。
なお、多孔質層の残膜１２０ａを単独で除去するのではなく、半導体ウェーハ１１０の表面の研磨と同一の工程で研磨して除去することもできる。
このようにして剥離後の半導体ウェーハ１１０の平坦化を行って半導体ウェーハ２１０とし、これを再利用する半導体ウェーハとして用いる。
この時点で、再利用する半導体ウェーハ２１０の厚さｔ３は、多孔質層形成後の厚さｔ２から、再利用のための平坦化の分が減少している。
このようにして再利用する半導体ウェーハ２１０を再び多孔質層を形成するための半導体ウェーハとして図５（ａ）に相当するプロセスに投入し（工程ａ−２）、多孔質層の形成（工程ｂ−２）と、半導体膜の形成（工程ｃ−２）とを再度行って再度多層膜付き半導体ウェーハを製造する。このとき、本発明では、再利用する半導体ウェーハ２１０を用いて製造された多層膜付き半導体ウェーハの全体の厚さが、所定の規格内に入るように厚さ調整を行う工程を含む。
この多層膜付き半導体ウェーハの厚さ調整の具体的な態様の一例として、第一の態様を図１に示す。
図１（ａ−１）、（ｂ−１）、及び（ｃ−１）は、それぞれ、図５の（ａ）、（ｂ）、（ｃ）にそれぞれ相当し、１回目のサイクル（再利用する前の１回目の製造プロセス）を示す。一方、図１（ａ−２）、（ｂ−２）、及び（ｃ−２）は２回目のサイクル（再利用する半導体ウェーハを用いた１回目の製造プロセス）を示す。
前述の工程ｆ−１で平坦化処理を行った半導体ウェーハ２１０を、図１（ａ−２）に示すように、再度多孔質層を形成するための半導体ウェーハとして利用する（工程ａ−２）。
この時点での再利用する半導体ウェーハ２１０の厚さは、再利用のための平坦化の分が減少しており、上記のようにｔ３になっている。すなわち、工程ａ−１で最初に準備した半導体ウェーハ１１０と比べて、ウェーハの厚さがｔ１−ｔ３だけ減少している。
次に、図１（ｂ−２）に示すように、平坦化を行った半導体ウェーハ２１０の表面２１１を多孔質層に変化させ、多孔質層２２０を形成する（工程ｂ−２）。
この多孔質層２２０の形成は、工程ｂ−１の多孔質層１２０の形成の場合と同様の方法を用いて行うことができる。この時点での半導体ウェーハ２１０の厚さｔ４は工程ａ−２で再利用のため準備された半導体ウェーハ２１０の厚さｔ３から、多孔質層２２０への変化に供された分だけ減少する。
また多孔質層２２０を形成した後、前記した１回目の半導体層の成長前に行う成長前処理−１と同様の成長前処理工程を行うことができる（成長前処理−２）。
次に、図１（ｃ−２）に示すように、多孔質層２２０の表面上に半導体膜２３０を形成して多層膜付き半導体ウェーハ２４０を製造する（工程ｃ−２）。この多孔質層２２０の形成は、工程ｃ−１の半導体膜１３０の形成の場合と同様の方法を用いて行うことができる。そして、このとき、多孔質層２２０の表面上に形成する半導体膜２３０の厚さを調整することにより行うことにより、多層膜付き半導体ウェーハ２４０の全体の厚さが、所定の規格内に入るように行う厚さ調整を行うことができる。
工程ａ−２の時点での剥離後の再利用する半導体ウェーハ２１０の全体の厚さは、工程ａ−１で最初に準備した半導体ウェーハ１１０と比べて、ウェーハの厚さがｔ１−ｔ３だけ（具体的には、前述のように例えば少なくとも１０数μｍ程度）減少しているので、半導体膜２３０を形成する際に半導体ウェーハの減少分を補償するように厚く形成することによって、製造された多層膜付き半導体ウェーハの厚さの変動、すなわち、１回目のサイクルで製造する多層膜付き半導体ウェーハ１４０と２回目のサイクルで製造する多層膜付き半導体ウェーハ２４０の厚さの変動を少なくすることができる。
尚、この厚さの変動の許容範囲（許容公差）は、作製するデバイスによっても異なるが、厚さ調整を行わずに再生処理を繰り返すと、いずれその許容範囲を超える事になる。
半導体膜２３０の厚さを調整する方法の一例を図２に示す。
図２（ｃ−２）は図１（ｃ−２）に相当し、多孔質層２２０の表面上にｔ１−ｔ３だけ厚く半導体膜２３０を形成して製造した多層膜付き半導体ウェーハ２４０を示している。
この多層膜付き半導体ウェーハ２４０に対し、図２（ｄ−２）に示すように、工程ｄ−１（図５（ｄ））と同様の方法により、半導体膜２３０上に素子２５０を作製する（工程ｄ−２）。
次に、図２（ｅ−２）に示すように、工程ｅ−１（図５（ｅ））と同様の方法により、素子２５０を作製した半導体膜２３０を多孔質層２２０で剥離して半導体デバイス２６０を製造する（工程ｅ−２）。
ところで、工程ｃ−２で形成するべき半導体膜２３０の厚さは、作製する素子の種類によって決まるものであるため、前記のように、１回目のサイクルの半導体層１３０に比べて半導体層２３０の厚さをｔ１−ｔ３だけ（例えば１０数μｍ程度）厚く形成するとデバイス製造上不都合が生ずる懸念があるが、本発明が対象とする半導体デバイスの場合、半導体膜に素子を形成した後に剥離を行うので、その剥離後に、必要に応じて半導体膜２３０の剥離面側を、多孔質層の残膜２２０ｂとともにエッチング除去して膜厚を調整することができる（図２（ｇ−２）に示す半導体デバイス２６０’）。
剥離後の半導体ウェーハ２１０については、図２（ｆ−２）に示すように、剥離に用いた多孔質層２２０（多孔質層の残膜２２０ａ）側の表面を、工程ｆ−１（図５（ｆ））の場合と同様に平坦化を行って（工程ｆ−２）半導体ウェーハ３１０とし、これを再利用する半導体ウェーハ３１０として用いる。
以上のようなサイクルを繰り返すことにより、３回目以降のサイクルも行うことができ、剥離後の半導体ウェーハを再利用し、多層膜付き半導体ウェーハ及び半導体デバイスを製造することができる。
なお、半導体膜の形成は主にエピタキシャル成長等の手法により行われるが、上記のように、多層膜付き半導体ウェーハの厚さの変動を少なくするために半導体膜を厚く形成すると、エピタキシャル成長のコスト増加が懸念される。しかしながら、本発明が主に対象としている半導体デバイスの厚さは、活性層を機械的強度で支える支持層を含め、例えば２０〜１００μｍ程度の半導体膜であって、その半導体膜を堆積する際のエピタキシャル成長速度は数μｍ／分あるいはそれ以上で行われるため、１０数μｍ〜数１０μｍ分の厚さを余計に堆積したとしても、エピタキシャル成長時の反応時間を数分程度延長するだけであるため、エピタキシャル成長工程のコスト増加分はあまり大きくならずに済む。
次に、２回目のサイクルにおける半導体膜２３０の厚さを調整する方法の別の一例を説明する。
図３に半導体膜２３０の厚さを調整する方法の別の一例を示す。図３の（ｃ−３）〜（ｇ−３）はそれぞれ図２の（ｃ−２）〜（ｇ−２）に対応する。
図３（ｃ−３）に示したように、多孔質層２２０の表面上に形成する半導体膜２３０の、多孔質層２２０側にエッチング除去用領域２３０ａを設けることにより行う。
なお、ここで言うエッチング除去用領域２３０ａとは、作製する半導体デバイスの厚さを調整するため、剥離後にエッチングによって除去するための取り代となる層のことである。半導体膜全体を均一の層で形成してそのうちの所定厚さをエッチング除去用の領域とすることもできるが、エッチング除去用領域２３０ａとしては、エッチング除去せずに残す層に比べてエッチング速度が速い層を形成することが好ましい。
このように、多孔質層の表面上に形成する半導体膜の多孔質層側にエッチング除去用領域を設ければ、より速く正確にエッチング除去を行って、半導体デバイス２６０’を得ることができる。
例えば、エッチング除去用領域２３０ａとしてｐ＋層（抵抗率０．０１Ωｃｍ程度）を形成し、エッチング除去せずに残す層としてｐ−層（低濃度ドープ層、抵抗率１０Ωｃｍ程度）を形成すれば、不純物濃度が高いほどエッチング速度が速くなるような選択エッチング液、例えば１−３−８エッチング液（ＨＦ（フッ化水素）：ＨＮＯ３（硝酸）：ＣＨ３ＣＯＯＨ（酢酸）＝１：３：８の混酸）（特開平８−１３９２９７号公報参照）を用いてｐ＋層を選択的にエッチング除去することができる。
上記したような、半導体膜２３０の多孔質層２２０側にエッチング除去用領域２３０ａを有する多層膜付き半導体ウェーハ２４０であれば、規格内の全体厚さを有する多層膜付き半導体ウェーハを、低コストで提供することができる。
次に、本発明の多層膜付き半導体ウェーハの製造方法の別の一例として、第二の態様を、図４を参照して説明する。
この態様では、２回目のサイクルで再利用する半導体ウェーハ２１０（図４（ａ−４）参照）の多孔質層２２０を形成する表面２１１とは反対側の表面上に付加膜２７０を形成することにより、多層膜付き半導体ウェーハ２４０の全体の厚さが、所定の規格内に入るように厚さ調整を行う。付加膜２７０の厚さは、ｔ１−ｔ３とすることができる。
この裏面の付加膜２７０の材質としては、再利用する半導体ウェーハ２１０と同じとしたり、ドーパント濃度を変えたりするなどしてもよく、また、多結晶膜とすることもできる。裏面の付加膜２７０として多結晶膜を形成すれば、安価に形成することができるし、その後の素子形成工程等の熱処理時に金属不純物等の汚染物のゲッタリング層として機能する効果を得ることができるので好ましい。
その後、図４（ｂ−４）、（ｃ−４）に示すように、多孔質層２２０を形成し（工程ｂ−４）、半導体膜２３０を形成する（工程ｃ−４）ことで、厚さＴの多孔質膜付き半導体ウェーハ２４０を得ることができる。
また、３回目以降のサイクルでも同様に、再利用する半導体ウェーハの多孔質層を形成する表面とは反対側の表面上に付加膜を形成することにより、多層膜付き半導体ウェーハ２４０の全体の厚さが、所定の規格内に入るように厚さ調整を行うことができる。
なお、上記では半導体ウェーハの再利用のたびに（１回のサイクルごとに）ウェーハ裏面に付加膜を形成する厚さ調整を行う場合を示したが、再利用を数回繰り返した後の厚さ減少分を一括して調整するようにしてもよい。このようにすれば、コスト低減効果が得られやすくなり好ましい。
次に、本発明の多層膜付き半導体ウェーハの製造方法のさらに別の一例として、第三の態様を、図６を参照して説明する。
この態様では、２回目のサイクルで再利用する半導体ウェーハ２１０（図６（ａ−５）参照）の、多孔質層２２０を形成する側の表面２１１’上に付加膜２７０’を形成することにより、多層膜付き半導体ウェーハ２４０の全体の厚さが、所定の規格内に入るように厚さ調整を行う。付加膜２７０’の厚さは、例えばｔ１−ｔ３とすることができる。
なお、この態様では、付加膜２７０’は多孔質層に変化させられる材質であることが必要であり、再利用する半導体ウェーハ２１０と一体となって半導体ウェーハを構成する。この場合、付加膜２７０’の導電型や抵抗率等は必ずしも再利用する半導体ウェーハ２１０と同じとする必要はなく、適宜調節することができる。
次に、図６（ｂ−５）に示すように、再利用する半導体ウェーハ２１０と一体となって半導体ウェーハを構成する、付加膜２７０’の表面部（すなわち、半導体ウェーハの表面部）を多孔質層に変化させることにより付加膜２７０’の表面２７１に多孔質層２２０を形成する（工程ｂ−５）。
なお、図６（ｂ−５）では付加膜２７０’の一部が残る場合を示しているが、これに限定されず、例えば、再利用した半導体ウェーハ２１０の一部まで多孔質層に変化させてもよい。
その後、図６（ｃ−５）に示すように、多孔質層２２０の表面上に半導体膜２３０を形成することで、厚さＴの多孔質膜付き半導体ウェーハ２４０を得ることができる（工程ｃ−５）。
また、３回目以降のサイクルでも同様に、再利用する半導体ウェーハの多孔質層を形成する側の表面上に付加膜を形成することにより、多層膜付き半導体ウェーハ２４０の全体の厚さが、所定の規格内に入るように厚さ調整を行うことができる。
なお、このように付加膜の形成を再利用する半導体ウェーハの多孔質層を形成する表面上に行う場合についても、上記のように半導体ウェーハの再利用のたびに（１回のサイクルごとに）付加膜を形成して厚さ調整を行ってもよいが、再利用を数回繰り返した後の厚さ減少分を一括して調整するようにしてもよい。このように再利用を数回繰り返した後の厚さ減少分を一括して調整するようにすれば、コスト低減効果が得られやすくなり好ましい。
また、本発明では、直径３００ｍｍのシリコン単結晶ウェーハの次世代のウェーハとして開発されている直径４５０ｍｍのウェーハ、あるいはそれ以上の大直径の半導体ウェーハを好適に使用することができる。
このような大直径の半導体ウェーハでは、自重によるウェーハのたわみが問題となり、例えば、直径４５０ｍｍの半導体ウェーハでは、たわみを十分に抑制するためにはウェーハ厚さを１．５〜２ｍｍ程度かそれ以上とする必要があるとの試算がされている。そして、このような厚さが必要な大直径半導体ウェーハでは、従来の１回のデバイス作製で使いきってしまう使用方法であると、原料コストが更に高くなるという問題が生じる。
しかしながら、本発明の半導体ウェーハを再利用する方法であれば、上記のような、ウェーハのたわみの抑制等のためにウェーハ厚さが従来よりも大幅に厚い規格が求められる場合であっても、該規格に対応できる厚さで剥離用半導体ウェーハを何度も再利用することができ、低コストとすることができる。
以下、本発明の実施例および比較例を挙げて本発明をより具体的に説明するが、本発明はこれらに限定されるものではない。
（実施例）
図１、３、５に示す本発明の多層膜付き半導体ウェーハの製造方法及び半導体デバイスの製造方法に従って多層膜付き半導体ウェーハ及び半導体デバイスを製造した。
図５を参照して説明する。
まず、図５（ａ）及び図１（ａ−１）に示すように、半導体ウェーハ１１０として、ｐ型、主面の結晶方位が（１００）面、直径３００ｍｍ、両面研磨、厚さｔ１＝７４５μｍ、抵抗率が０．０１〜０．０２Ωｃｍのシリコン単結晶ウェーハを準備した（工程ａ−１）。
次に、図５（ｂ）及び図１（ｂ−１）に示すように、半導体ウェーハ１１０の一方の主表面部を２段階の陽極化成によって多孔質層に変化させることにより、半導体ウェーハ１１０の一方の表面１１１に、多孔質層１２０を形成した（工程ｂ−１）。
１段階目の陽極化成の条件は以下の通りである。
溶液：４９％ＨＦ：Ｈ２Ｏ：９９％Ｃ２Ｈ５ＯＨ＝１：１：１
電流：７ｍＡ／ｃｍ２、
時間：５分
温度：室温
この結果、膜厚：５μｍ、多孔度：１８％の多孔質層が形成された。
２段階目の陽極化成の条件は以下の通りである。
溶液：４９％ＨＦ：Ｈ２Ｏ：９９％Ｃ２Ｈ５ＯＨ＝１：１：１
電流：３０ｍＡ／ｃｍ２、
時間：１．５分
温度：室温
この結果、膜厚：４μｍ、多孔度：５０％の多孔質層が形成された。
すなわち、多孔質層１２０の全体の厚さは９μｍである。従って、この時点での半導体ウェーハ１１０の厚さｔ２は７３６μｍ程度ということになる。
次に、エピタキシャル成長（半導体膜１３０の形成）前の前処理として、多孔質層１２０表面の孔を塞いで、多孔質層１２０の上に成長するエピタキシャル層（半導体膜１３０）での欠陥発生を抑えることを目的として、以下のような処理を行った（成長前処理−１）。
まず、多孔質層１２０の孔の側壁酸化を、酸素雰囲気下、４００℃、１時間で行った。次いで、多孔質層１２０の表面（表面及び深さ１μｍ程度領域）の酸化膜をフッ酸（ＨＦ水溶液）でエッチングした。次いで、水素雰囲気下、９５０℃でプリベークを行った。その後、希薄なＳｉガスを含んだ水素ガスベークを行った。
次に、図５（ｃ）及び図１（ｃ−１）に示すように、多孔質層１２０の表面上に半導体膜１３０を以下のようにエピタキシャル成長により形成した（工程ｃ−１）。
エピタキシャル成長条件は、雰囲気ガスをＳｉＨＣｌ３（トリクロロシラン）／Ｈ２、温度を１１５０℃、ドーパントをボロン、成長速度を３μｍ／分とした。
エピタキシャル成長後の半導体膜１３０の厚さは３０μｍ、半導体膜１３０の導電型はｐ型であり、抵抗率は１０Ωｃｍとなるようにした。また、エピタキシャル成長後のウェーハ（多層膜付き半導体ウェーハ１４０）の全体の厚さＴは７７５μｍであった。
次に、図５（ｄ）に示すように、半導体膜１３０上に素子１５０としてダミーのＣＣＤデバイスを作製した（工程ｄ−１）。
次に、図５（ｅ）に示すように、以下のようにして多孔質層１２０で剥離を行い、素子１５０を作製した半導体膜１３０と半導体ウェーハ１１０とを分離した（工程ｅ−１）。
具体的には、素子１５０の表面をワックスでカバーした後、仮貼り付け用石英基板に貼りつけた。その後、多孔質層１２０に水流ジェットを当てて剥離した。
剥離した素子１５０及び半導体膜１３０側は、ワックスを除去することにより仮貼り付け付けした石英基板を取り除いた。また、裏面（素子１５０が形成された側とは反対側）の多孔質層の残膜１２０ｂを、エッチング液としてＨＦ／ＨＮＯ３／ＣＨ３ＣＯＯＨの混合水溶液を使用してエッチング除去して半導体デバイス１６０とした。
剥離後の半導体ウェーハ１１０に対しては、まず残膜として表面にある多孔質層１２０ａを、エッチング液としてＨＦ／ＨＮＯ３／ＣＨ３ＣＯＯＨを使用してエッチング除去した。その後、半導体ウェーハ１１０の多孔質層のあった側の表面を再研磨した（工程ｆ−１）。また、裏面（多孔質層のあった側とは反対側の表面）も研磨した。このようにして、再利用のための処理を行い、再利用する半導体ウェーハ（再生ウェーハ）２１０とした。なお、裏面を含めた総和の再生取り代は５μｍであった。
この平坦化処理を行った再利用する半導体ウェーハ２１０の厚さｔ３は７３１μｍであった。すなわち、元の半導体ウェーハ１１０に対して１４μｍ減少した。それぞれの厚さの内訳は以下の通りである。
７７５μｍ（多層膜付き半導体ウェーハ１４０の厚さＴ）−３０μｍ（エピタキシャル成長した半導体層１３０の厚さ）−９μｍ（多孔質層１２０に変化させた厚さ）−５μｍ（再利用のための取り代）＝７３１μｍ（ｔ３）
この平坦化処理を行った半導体ウェーハ２１０を再度多孔質層を形成するための半導体ウェーハとして利用するために準備した（図１（ａ−２）参照、工程ａ−２）。
次に、図１（ｂ−２）に示すように、平坦化を行った半導体ウェーハ２１０の表面２１１を陽極化成により多孔質層に変化させ、多孔質層２２０を形成した（工程ｂ−２）。
２回目の多孔質層２２０の形成方法は１回目の多孔質層の形成（工程ｂ−１）と同様の条件で行った。多孔質層２２０の厚さは９μｍ、この時点での半導体ウェーハ２１０の厚さｔ４は７２２μｍ程度であった。
次に、前記した１回目の半導体層の成長前に行った成長前処理−１と同様の条件により、成長前処理工程を行った（成長前処理−２）。
次に、図３（ｃ−３）に示すように、多孔質層２２０の表面上に半導体膜２３０を以下のようにエピタキシャル成長により形成した（工程ｃ−３）。このとき、図３（ｃ−３）に示すように、半導体膜２３０の多孔質層２２０側にエッチング除去用領域２３０ａを設けた。
この具体的な半導体膜２３０の形成方法は以下の通りエピタキシャル成長を２段階でそれぞれ条件を変えて行った。
（１段階目のエピタキシャル成長）
エピタキシャル成長条件は、雰囲気ガスをＳｉＨＣｌ３（トリクロロシラン）／Ｈ２、温度を１１５０℃、ドーパントをボロン、成長速度を３μｍ／分とした。
第１のエピタキシャル層（エッチング除去用領域２３０ａに相当）の厚さを１４μｍ（すなわち、元の半導体ウェーハ１１０からの再生ウェーハ２１０の全体厚さ減少分に相当）、導電型をｐ型、抵抗率を０．０１２Ωｃｍ（ｐ＋層、すなわちドーパントが高濃度）となるように成長時間とドーパント濃度を設定した。
（２段階目のエピタキシャル成長）
雰囲気ガス、成長温度１１５０℃、ドーパントの種類、成長速度は１段階目のエピタキシャル成長と同様にしたが、導電型をｐ型、抵抗率を１０Ωｃｍとなるように成長時間とドーパント濃度を設定した。そして、このエピタキシャル成長による半導体層の厚さを３０μｍとし、エピタキシャル成長後のウェーハ（多層膜付き半導体ウェーハ２４０）の全体の厚さを７７５μｍ（１回目の多層膜付き半導体ウェーハ１４０の厚さＴと同じ）とした。
次に、図３（ｄ−３）に示すように、半導体膜２３０上に素子２５０として、工程ｄ−１と同様にダミーのＣＣＤデバイスを作製した（工程ｄ−３）。
次に、図３（ｅ−３）に示すように、工程ｅ−１と同様の方法により、素子２５０の表面をワックス及び仮貼り付け用石英基板で保護した後、多孔質層２２０に水流ジェットを当てて剥離した素子２５０を作製した半導体膜２３０と半導体ウェーハ２１０とを分離した（工程ｅ−３）。
次に、剥離した素子２５０及び半導体膜２３０側に対しては、素子２５０側のワックス及び仮貼り付け石英基板を取り除く前に、多孔質層の残膜２２０ｂをエッチング除去して半導体デバイス２６０とし、さらに、エッチング除去用領域２３０ａ（厚さ１４μｍのｐ＋層）を選択エッチング液（４９％ＨＦ：６１％ＨＮＯ３：９９％ＣＨ３ＣＯＯＨ＝１：３：８（１−３−８エッチング液））により除去した。
その後、素子２５０側のワックス及び仮貼り付け石英基板を取り除き、エッチング除去用領域２３０ａが除去された半導体デバイス２６０’を得た。
一方、剥離後の半導体ウェーハ２１０に対しては、図３（ｆ−３）に示すように、工程ｆ−１と同様の方法により、残膜として表面にある多孔質層２２０ａをエッチング除去し、両面を研磨し、再利用する半導体ウェーハ３１０とした（工程ｆ−３）。
以上のようなサイクルをさらに数回行ったが、それぞれのサイクルで製造された半導体デバイス及び多層膜付き半導体ウェーハの品質に問題はなく、また、低コストで半導体デバイス及び多層膜付き半導体ウェーハを製造することができた。
なお、本発明は、上記実施形態に限定されるものではない。上記実施形態は単なる例示であり、本発明の特許請求の範囲に記載された技術的思想と実質的に同一な構成を有し、同様な作用効果を奏するものは、いかなるものであっても本発明の技術的範囲に包含される。
１１０…半導体ウェーハ、 １１１…多孔質層を形成する表面、
１２０…多孔質層、 １２０ａ、１２０ｂ…剥離後の多孔質層の残膜、
１３０…半導体膜、 １４０…多層膜付き半導体ウェーハ、
１５０…素子、 １６０…半導体デバイス、
２１０…再利用する半導体ウェーハ、 ２１１…多孔質層を形成する表面、
２１１’…多孔質層を形成する側の表面、
２２０…多孔質層、
２３０…半導体膜、 ２３０ａ…エッチング除去用領域、
２４０…多層膜付き半導体ウェーハ、
２５０…素子、 ２６０…半導体デバイス、
２６０’…半導体膜エッチング後の半導体デバイス、
２７０…付加膜（多結晶膜）、 ２７０’…付加膜、
３１０…再利用する半導体ウェーハ。

Claims (3)

  1. 少なくとも、半導体ウェーハの表面部を多孔質層に変化させることにより半導体ウェーハの表面に多孔質層を形成する工程と、該多孔質層の表面上に半導体膜を形成して多層膜付き半導体ウェーハを製造する工程と、前記半導体膜上に素子を作製する工程と、該素子を作製した半導体膜を前記多孔質層で剥離して半導体デバイスを製造する工程とにより、半導体デバイスを製造する際に、前記素子が作製された半導体膜を剥離した後の半導体ウェーハの前記剥離に用いた多孔質層側の表面を平坦化する工程を行い、該平坦化を行った半導体ウェーハを、前記多孔質層を形成するための半導体ウェーハとして再利用し、前記多孔質層の形成工程と、前記半導体膜の形成工程とを行って多層膜付き半導体ウェーハを製造する方法であって、
    前記再利用する半導体ウェーハを用いて製造された前記多層膜付き半導体ウェーハの全体の厚さが、所定の規格内に入るように厚さ調整を行う工程を含み、前記厚さ調整を、前記再利用する半導体ウェーハの表面に多孔質層を形成した後に、該多孔質層の表面上に形成する半導体膜の厚さを調整することにより行うことを特徴とする多層膜付き半導体ウェーハの製造方法。
  2. 前記多孔質層の表面上に形成する半導体膜の前記多孔質層側にエッチング除去用領域を設けることを特徴とする請求項１に記載の多層膜付き半導体ウェーハの製造方法。
  3. 請求項１又は請求項２に記載の多層膜付き半導体ウェーハの製造方法により製造された多層膜付き半導体ウェーハの半導体膜上に素子を作製する工程と、該素子を作製した半導体膜を前記多孔質層で剥離して半導体デバイスを製造する工程とを有することを特徴とする半導体デバイスの製造方法。
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