JP6473970B2 - 貼り合わせｓｏｉウェーハの製造方法 - Google Patents

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Description

本発明は、貼り合わせＳＯＩウェーハの製造方法に関し、特に、イオン注入剥離法を用いたＳＯＩウェーハの製造方法に関する。
ＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）ウェーハの製造方法、特に先端集積回路の高性能化を可能とする薄膜ＳＯＩウェーハの製造方法として、イオン注入したウェーハを貼り合わせ後に剥離してＳＯＩウェーハを製造する方法（イオン注入剥離法：スマートカット法（登録商標）とも呼ばれる技術）が注目されている。
このイオン注入剥離法は、二枚のシリコンウェーハのうち、少なくとも一方に酸化膜を形成すると共に、一方のシリコンウェーハ（ボンドウェーハ）の上面から水素イオンまたは希ガスイオン等のガスイオンを注入し、該ウェーハ内部にイオン注入層（微小気泡層又は封入層とも呼ぶ）を形成する。その後、イオンを注入した方の面を、酸化膜を介して他方のシリコンウェーハ（ベースウェーハ）と密着させ、その後熱処理（剥離熱処理）を加えて微小気泡層を劈開面として一方のウェーハ（ボンドウェーハ）を薄膜状に剥離して貼り合わせＳＯＩウェーハを製造する技術である。また、剥離後のＳＯＩウェーハに対し、熱処理（結合熱処理）を加えて強固に結合する方法がある（特許文献１参照）。
この段階では、劈開面（剥離面）がＳＯＩ層の表面となっており、ＳＯＩ膜厚が薄くてかつ均一性も高いＳＯＩウェーハが比較的容易に得られている。しかし、剥離後のＳＯＩウェーハ表面にはイオン注入によるダメージ層が存在し、また、表面粗さが通常のシリコンウェーハの鏡面に比べて大きなものとなっている。したがって、イオン注入剥離法では、このようなダメージ層と表面粗さを除去することが必要になる。
このＳＯＩ層表面の表面粗さやダメージ層を除去する方法の一つとして、アルゴン含有雰囲気で高温熱処理を行うアニール法がある。このアニール法によれば、ＳＯＩ層表面を平坦化しつつ、イオン注入剥離法により得られたＳＯＩ層の膜厚均一性を高く維持することができる（特許文献１、２）。
再公表公報 ＷＯ２００３／００９３８６号 再公表公報 ＷＯ２０１１／０２７５４５号
イオン注入剥離法によって、ベースウェーハ上にＢＯＸ層（埋め込み酸化膜層）とＳＯＩ層とを有する貼り合わせＳＯＩウェーハを作製し、アルゴンガス含有雰囲気での熱処理（以下、単にＡｒアニールともいう）により剥離面の平坦化を行うと、ＳＯＩ／ＢＯＸ界面、及び、ＢＯＸ／ベースウェーハ界面のエッチングが進行し、ＳＯＩ層の最外周部において下地のＢＯＸ層が消失してしまうため、Ａｒアニール直後には、ＳＯＩ層の最外周部がオーバーハング状に残ってしまう場合があった。
その結果、その後のＳＯＩウェーハ製造工程（洗浄、熱処理など）やデバイス製造工程等において、オーバーハング部が容易に剥がれ、パーティクルを発生させるという問題があった。
本発明は、上記問題点に鑑みてなされたものであって、貼り合わせＳＯＩウェーハの製造において、アルゴンガス含有雰囲気での平坦化熱処理によってオーバーハング状に残ったＳＯＩ層の最外周部からのパーティクルの発生を、未然に防止することを目的とする。
上記目的を達成するために、本発明は、シリコン単結晶からなるボンドウェーハの表面から水素イオン又は希ガスイオンのうち少なくとも１種類のガスイオンをイオン注入してイオン注入層を形成し、前記ボンドウェーハの前記イオン注入した表面と、シリコン単結晶からなるベースウェーハの表面とをシリコン酸化膜を介して貼り合わせた後、前記イオン注入層で前記ボンドウェーハを剥離することにより、前記ベースウェーハ上にＢＯＸ層とＳＯＩ層とを有する貼り合わせＳＯＩウェーハを作製し、該貼り合わせＳＯＩウェーハに対してアルゴンガス含有雰囲気で平坦化熱処理を行った後、前記ＳＯＩ層の膜厚を調整する犠牲酸化処理を行う貼り合わせＳＯＩウェーハの製造方法において、前記剥離により作製された貼り合わせＳＯＩウェーハにおける前記ＢＯＸ層の膜厚を５００ｎｍ以上とし、
前記犠牲酸化処理を施す前記ＳＯＩ層の膜厚（ｔ）と、前記犠牲酸化処理において形成する犠牲酸化膜の膜厚（ｄ）との関係が、０．９ｄ＞ｔ＞０．４５ｄを満たすように前記犠牲酸化膜を形成することを特徴とする貼り合わせＳＯＩウェーハの製造方法を提供する。
このように、ＢＯＸ層の膜厚が５００ｎｍ以上である貼り合わせＳＯＩウェーハに対してアルゴンガス含有雰囲気で平坦化熱処理を行った後、犠牲酸化処理を行う直前のＳＯＩ層の膜厚（ｔ）と、犠牲酸化処理において形成する犠牲酸化膜の膜厚（ｄ）との関係が、０．９ｄ＞ｔ＞０．４５ｄを満たすように犠牲酸化膜を形成することで、ＳＯＩ層のオーバーハング状の最外周部が完全に犠牲酸化膜に変化するため、その後の酸化膜除去によって完全に除去することができる。そのため、Ａｒアニール後にオーバーハング状に残ったＳＯＩ層の最外周部からのパーティクルの発生を未然に防止することができる。
またこの場合、前記アルゴンガス含有雰囲気を１００％Ａｒガスとすることが好ましい。
このように平坦化熱処理を１００％Ａｒガス雰囲気で行った場合には、より顕著にＳＯＩ層の最外周部がオーバーハング状に残るため、本発明による貼り合わせＳＯＩウェーハの製造方法をより効果的に利用できる。
また、本発明においては、前記ベースウェーハに５００ｎｍ以上のシリコン酸化膜を形成し、該シリコン酸化膜を形成したベースウェーハと、前記ボンドウェーハの前記イオン注入した表面とを貼り合わせた後、前記イオン注入層で前記ボンドウェーハを剥離することにより、前記ＢＯＸ層の膜厚が５００ｎｍ以上である前記貼り合わせＳＯＩウェーハを作製することが好ましい。
剥離用のイオン注入を行うボンドウェーハにこのような厚い酸化膜を形成する場合、高電圧のイオン注入が可能なイオン注入装置が必要となる。そのため、ＢＯＸ層となる５００ｎｍ以上のシリコン酸化膜は、ベースウェーハ側に形成することが好ましい。また、このようにベースウェーハ側に５００ｎｍ以上のシリコン酸化膜を形成した場合、熱酸化界面（ＢＯＸ層とベースウェーハとの界面）での剥がれが特に大きくなるため、より顕著にＳＯＩ層の最外周部がオーバーハング状に残る。そのため、本発明による貼り合わせＳＯＩウェーハの製造方法をより効果的に適用できる。
また、本発明においては、犠牲酸化処理後のＳＯＩ層の表面にエピタキシャル層を形成することもできる。
本発明のようにイオン注入剥離法で貼り合わせＳＯＩウェーハを製造する場合、ＳＯＩ層の膜厚はイオン注入装置の加速電圧の大きさに依存するため、通常は、１μｍよりも薄い薄膜ＳＯＩ層に制限される。そのため、数μｍからそれ以上の厚い膜厚で、かつ、膜厚均一性の高いＳＯＩ層を有する貼り合わせＳＯＩウェーハを製造するためには、イオン注入剥離法で作製した薄膜ＳＯＩ層の表面にエピタキシャル層を追加形成する必要がある。このような場合においても、本発明であれば、ＳＯＩ層の最外周部からのパーティクルの発生を未然に防止することができ、エピタキシャル層形成時の欠陥発生も抑制することができる。
本発明によれば、Ａｒアニール後の犠牲酸化処理において、ＳＯＩ層のオーバーハング状の最外周部が完全に犠牲酸化膜に変化するように犠牲酸化膜厚を調整することで、Ａｒアニール後にオーバーハング状に残ったＳＯＩ層の最外周部からのパーティクルの発生を未然に防止することができる。
本発明の貼り合わせＳＯＩウェーハの製造方法の一例を示した工程フロー図である。 Ａｒアニール後にＳＯＩ層の最外周部がオーバーハング状に残るメカニズム及びパーティクルの発生メカニズムの説明図である。 本発明の貼り合わせＳＯＩウェーハの製造方法の一例を示した説明図である。 （Ａ）薄膜（ＳＯＩ＋ＢＯＸ）が幅広く剥がれた状態の貼り合わせＳＯＩウェーハのＳＥＭ像、（Ｂ）ＳＯＩ／ＢＯＸ界面での侵食が進行した様子のＳＥＭ像、（Ｃ）ＢＯＸ／ベースウェーハ界面での侵食が進行した様子のＳＥＭ像である。 本発明における、犠牲酸化処理を施すＳＯＩ層の膜厚（ｔ）と、犠牲酸化処理において形成する犠牲酸化膜の膜厚（ｄ）との関係を示した説明図である。
以下、アルゴンガス含有雰囲気での平坦化熱処理により、ＳＯＩ層の最外周部がオーバーハング状に残ってしまう原因について図２を参照しながら説明する。
イオン注入剥離法により、貼り合わせＳＯＩウェーハを製造する際、剥離後のＳＯＩ層１１とベースウェーハ１２との貼り合わせ界面の結合力を高めるために、酸化性雰囲気にて結合熱処理を行う場合がある。この結合熱処理により、剥離後のＳＯＩ層１１の表面に結合熱処理による表面酸化膜１３が形成される（図２（ａ））。その後、結合熱処理で形成された表面酸化膜１３を、例えばフッ酸などにより除去する（図２（ｂ））。この酸化膜形成と酸化膜除去によって、剥離面に残留するイオン注入時に発生した注入ダメージが除去できる。その際、ＳＯＩ層１１／ＢＯＸ層１４の界面１５にフッ酸による侵食が生ずる。
その後、剥離面を平坦化するために、表面酸化膜１３が除去された貼り合わせＳＯＩウェーハに対し、アルゴン含有雰囲気下で高温熱処理（Ａｒアニール）を行う（図２（ｃ））。この高温のＡｒアニールにより、ＳＯＩ層１１の表面のシリコン原子にマイグレーションが生じ、ＳＯＩ層１１の表面が平坦化されるのと同時に、Ｓｉ／ＳｉＯ２界面（ＳＯＩ／ＢＯＸ界面１５、及び、ＢＯＸ／ベースウェーハ界面１６）において、ＳｉＯが気化する（Ｓｉ＋ＳｉＯ２→２ＳｉＯ）ことで界面の侵食が進行する。このため、薄膜（ＳＯＩ＋ＢＯＸ）が幅広く剥がれた状態が形成されてしまい、ＳＯＩ層１１の最外周部がオーバーハング状に残ってしまう。
Ａｒアニール後、ＳＯＩ層の膜厚を調整するための犠牲酸化処理（犠牲酸化膜１７形成（図２（ｄ））＋酸化膜除去（図２（ｅ）））が行われる。この形成した犠牲酸化膜１７の膜厚が不十分な厚さであると、酸化膜除去後にＳＯＩ層の外周部がオーバーハング状に薄く残ってしまうため、その薄いＳＯＩ層の外周部が、洗浄などの後工程で剥がれてパーティクルとなってしまう。
これに対して本発明者は、ＢＯＸ層の厚さが５００ｎｍ以上になると、薄膜（ＳＯＩ＋ＢＯＸ）の剥がれ具合が顕著となり、より幅広なオーバーハング形状が形成され、パーティクルの発生も顕著となることを発見した。そして、ＢＯＸ層の厚さが５００ｎｍ以上である貼り合わせＳＯＩウェーハに対し、Ａｒアニール後の犠牲酸化において、ＳＯＩ層のオーバーハング状の外周部が完全に酸化膜に変化するように犠牲酸化膜厚を調整することで、オーバーハング状に残ったＳＯＩ層の最外周部からのパーティクル発生を未然に防止することができることを見出した。
図１に本発明の貼り合わせＳＯＩウェーハの製造方法の一例を示した工程フロー図を示す。また、図３に本発明の貼り合わせＳＯＩウェーハの製造方法の一例の説明図を示す。
まず、シリコン単結晶からなるボンドウェーハの表面から水素イオン又は希ガスイオンのうち少なくとも１種類のガスイオンをイオン注入して、ボンドウェーハの所定深さにイオン注入層を形成する（図１（Ａ））。
次いで、後にＢＯＸ層（膜厚５００ｎｍ以上）となるシリコン酸化膜を、ボンドウェーハ及び／又はベースウェーハに形成する。ボンドウェーハにこのような厚い酸化膜を形成すると、イオン注入の加速電圧を極めて高くする必要があるため、高電圧のイオン注入が可能なイオン注入装置が必要となる。従って、本発明においては、ベースウェーハに５００ｎｍ以上のシリコン酸化膜を形成することが好ましい（図１（Ｂ））。もちろん、ボンドウェーハとベースウェーハの両方にシリコン酸化膜を形成し、それらの厚さの合計が５００ｎｍ以上となるようにしても良い。
その後、シリコン酸化膜を形成したベースウェーハとボンドウェーハのイオン注入した表面とを貼り合わせる（図１（Ｃ））。この貼り合わせは、例えば、常温の清浄な雰囲気下でボンドウェーハとベースウェーハとを接触させることにより、接着剤等を用いることなくウェーハ同士が接着する。
次いで、剥離熱処理を行ってイオン注入層でボンドウェーハを剥離することにより、ベースウェーハ上に、５００ｎｍ以上の膜厚を有する埋め込み酸化膜層（ＢＯＸ層）と、ＳＯＩ層とを有する貼り合わせＳＯＩウェーハを作製する（図１（Ｄ））。この剥離熱処理としては、例えば、Ａｒ等の不活性ガス雰囲気下、通常４００℃以上７００℃以下、３０分以上熱処理を加えればボンドウェーハをイオン注入層で剥離することができる。また、貼り合わせ面にあらかじめプラズマ処理を施すことによって、熱処理を加えずに（あるいは、剥離しない程度の温度で熱処理を加えた後）、外力を加えて剥離することもできる。
その後、剥離後のＳＯＩ層とベースウェーハとの貼り合わせ界面の結合力を高めるために、酸化性雰囲気での結合熱処理を行い、その後、形成された表面酸化膜を除去する処理を行っても良い。この酸化膜形成と酸化膜除去によって、剥離面に残留するイオン注入時に発生した注入ダメージを除去することができる。
次いで、作製した貼り合わせＳＯＩウェーハに対してアルゴンガス含有雰囲気で平坦化熱処理を行う。このとき、貼り合わせＳＯＩウェーハには、ＳＯＩ層とＢＯＸ層との界面と、ＢＯＸ層とベースウェーハとの界面に、それぞれＳｉ／ＳｉＯ２界面が存在する。
例えば、上述したように、ベースウェーハ２に熱酸化膜３を形成し（図３（Ａ））、酸化膜のないボンドウェーハと貼り合わせ、イオン注入剥離法により貼り合わせＳＯＩウェーハを作製する場合（図３（Ｂ））、ＳＯＩ層１とＢＯＸ層３との界面Ａは貼り合わせ界面となり、ＢＯＸ層３とベースウェーハ２との界面Ｂは熱酸化膜界面となる。この場合、図３（Ｃ）に示すように、ベースウェーハ２に形成した熱酸化膜３（ＢＯＸ層）の内部には圧縮歪が保存されている。そのため、ＳｉＯの気化反応（Ｓｉ＋ＳｉＯ２→２ＳｉＯ）により界面Ｂがひとたび切断されるとＢＯＸ層３中の内部応力が開放され、薄膜（ＳＯＩ＋ＢＯＸ）が剥がれる方向に力が掛るため剥がれが助長される（図３（Ｄ）、（Ｅ））。
ＢＯＸ層３中の内部応力はＢＯＸ層３の厚さが厚いほど大きくなるので、ＢＯＸ層３の厚さが厚いほど剥がれが助長されやすくなる。そして、本発明のようにＢＯＸ層３の厚さが５００ｎｍ以上であると、薄膜（ＳＯＩ＋ＢＯＸ）の剥がれ具合が顕著となり、より幅広なオーバーハング形状が形成される。
また、このような現象は、アルゴン含有雰囲気（例えば、アルゴンと水素の混合ガス雰囲気や１００％Ａｒガス雰囲気など）で発生し、特に、１００％Ａｒガス雰囲気で、１１５０℃以上の高温長時間（３０分以上）の熱処理で顕著に発生する。
ＢＯＸ層３：膜厚１０００ｎｍ、ＳＯＩ層１：膜厚７５０ｎｍを有する貼り合わせウェーハに対し、Ａｒアニールを行った際の、薄膜（ＳＯＩ＋ＢＯＸ）が幅広く剥がれた状態の貼り合わせＳＯＩウェーハのＳＥＭ像を図４（Ａ）に示す。また、ＳＯＩ／ＢＯＸ界面Ａでの侵食が進行した様子のＳＥＭ像を図４（Ｂ）に、ＢＯＸ／ベースウェーハ界面Ｂでの侵食が進行した様子のＳＥＭ像を図４（Ｃ）に示す。
その後、ＳＯＩ層１の膜厚を調整する犠牲酸化処理（犠牲酸化膜４形成＋酸化膜除去）を行う（図１（Ｆ）、図３（Ｆ）、図３（Ｇ））。
ここで、本発明においては、ＳＯＩ層１のオーバーハング状の外周部が完全に犠牲酸化膜４に変化するように犠牲酸化条件を調整して犠牲酸化膜厚を調整する。
具体的には、図５に示すように、ＳＯＩ層のオーバーハング状の部分は上下面で同時に熱酸化膜が形成されるので、膜厚（ｔ）であるＳＯＩ層のオーバーハング状の部分を完全に酸化膜に変化させるためには、片面に形成される犠牲酸化膜厚（ｄ）との関係が、２×０．４５ｄ＞ｔを満たすように、犠牲酸化膜厚（ｄ）を調整すればよい。
一方、オーバーハング状の部分以外のＳＯＩ層は表面のみに犠牲酸化膜が形成されるので、犠牲酸化後にＳＯＩ層を残存させるためには、ｔ＞０．４５ｄを満たす必要がある。
従って、０．９ｄ＞ｔ＞０．４５ｄを満たすように犠牲酸化膜厚（ｄ）を形成するための犠牲酸化条件（酸化温度、酸化時間など）を調整することによって、ＳＯＩ層のオーバーハング状の部分に起因するパーティクルの発生を抑制することが可能となる。
尚、犠牲酸化熱処理の条件は、膜厚が０．９ｄ＞ｔ＞０．４５ｄを満たすような犠牲酸化膜を形成することができる条件であれば特に制限されないが、例えば９００〜９５０℃程度の温度で犠牲酸化熱処理を行うことにより、ＯＳＦ（酸化誘起積層欠陥）を発生させることなく剥離面（ＳＯＩ層表面）のダメージを十分に除去するのと同時に貼り合わせ界面結合強度を強化することができる。
次いで、犠牲酸化処理において形成した犠牲酸化膜を除去する（図３（Ｇ））。これにより、Ａｒアニール後にオーバーハング状となっていたＳＯＩ層の外周部が完全に除去される。酸化膜除去方法としては、例えば１５％のＨＦ洗浄、および、必要に応じて、ＲＣＡ洗浄を行う方法がある。
このような本発明の貼り合わせＳＯＩウェーハの製造方法によれば、Ａｒアニール後の犠牲酸化処理において、ＳＯＩ層のオーバーハング状の最外周部が完全に酸化膜に変化するように犠牲酸化膜厚を調整することで、Ａｒアニール後にオーバーハング状に残ったＳＯＩ層の最外周部からのパーティクル発生を未然に防止することができる。
また、本発明においては、前記犠牲酸化処理後のＳＯＩ層の表面に、さらに、エピタキシャル層を形成することによって、比較的厚いＳＯＩ層膜厚を有する貼り合わせＳＯＩウェーハとすることもできる。
この場合、エピタキシャル成長を行う前のＳＯＩウェーハの外周テラス部のベースウェーハ表面に酸化膜が残存している場合には、この酸化膜を除去してからエピタキシャル成長を行うことが好ましいが、そのテラス部の酸化膜を除去する工程や、その前に行われた犠牲酸化処理工程の酸化膜除去によって、ＢＯＸ層がＳＯＩ層に比べて若干内側までエッチングされるため、ＢＯＸ層の端面がＳＯＩ層の端面より凹んだ構造となる。
そのため、ＢＯＸ層の外周部がＳＯＩ層の端面より突出した状態（すなわち、ＢＯＸ層の最外周部が露出した状態）でエピタキシャル成長を行った場合に発生するポリシリコン成長や、段差（ＳＯＩ層の端面から成長したエピタキシャル層とテラス部から成長したエピタキシャル層との間に生ずる渓谷状の段差）などの欠陥発生を防止することができる。
以下、実施例及び比較例を示して本発明をより具体的に説明するが、本発明はこれらの実施例に限定されるものではない。
下記表１の製造条件により、イオン注入を行ったボンドウェーハと、６００ｎｍの膜厚を有するシリコン酸化膜付きベースウェーハとを貼り合わせ、イオン注入層でボンドウェーハを剥離することにより、貼り合わせＳＯＩウェーハを作製した。その後、結合熱処理及び結合熱処理で形成された酸化膜を除去し、その後、１００％Ａｒガス雰囲気で平坦化熱処理を行った。Ａｒアニール後のＳＯＩ膜厚は、それぞれ４９０ｎｍ（実施例）、４１５ｎｍ（比較例）であった。
この際、実施例、比較例のいずれのＳＯＩウェーハも、Ａｒアニール直後には、図３（Ｅ）の図に示したようなオーバーハング形状が残っていることをＳＥＭ観察により確認した。
その後、ＳＯＩ層を調整する犠牲酸化処理（犠牲酸化膜形成＋酸化膜除去）を表１に記載された条件でそれぞれ行った後、別々の洗浄槽でＳＣ１洗浄（８０℃、３分）を行って乾燥し、パーティクルカウンター（ＫＬＡ Ｔｅｎｃｏｒ社製ＳＰ２）を用いて、表面に付着したパーティクル（直径０．２５μｍ以上）を測定して比較した。
その結果、実施例では、犠牲酸化処理後の洗浄工程において、比較例に対してパーティクルの発生を大幅に低減する効果が得られた。
なお、本発明は、上記実施形態に限定されるものではない。上記実施形態は、例示であり、本発明の特許請求の範囲に記載された技術的思想と実質的に同一な構成を有し、同様な作用効果を奏するものは、いかなるものであっても本発明の技術的範囲に包含される。
１，１１…ＳＯＩ層、 ２，１２…ベースウェーハ、 ３，１４…ＢＯＸ層（シリコン酸化膜）、 ４，１７…犠牲酸化膜、 １３…表面酸化膜、 １５…ＳＯＩ／ＢＯＸ界面、 １６…ＢＯＸ／ベースウェーハ界面。

Claims (4)

  1. シリコン単結晶からなるボンドウェーハの表面から水素イオン又は希ガスイオンのうち少なくとも１種類のガスイオンをイオン注入してイオン注入層を形成し、前記ボンドウェーハの前記イオン注入した表面と、シリコン単結晶からなるベースウェーハの表面とをシリコン酸化膜を介して貼り合わせた後、前記イオン注入層で前記ボンドウェーハを剥離することにより、前記ベースウェーハ上にＢＯＸ層とＳＯＩ層とを有する貼り合わせＳＯＩウェーハを作製し、該貼り合わせＳＯＩウェーハに対してアルゴンガス含有雰囲気で平坦化熱処理を行った後、前記ＳＯＩ層の膜厚を調整する犠牲酸化処理を行う貼り合わせＳＯＩウェーハの製造方法において、
    前記剥離により作製された貼り合わせＳＯＩウェーハにおける前記ＢＯＸ層の膜厚を５００ｎｍ以上とし、
    前記平坦化熱処理後に前記ＳＯＩ層の最外周部がオーバーハング状に残っている貼り合わせＳＯＩウェーハに対し、前記犠牲酸化処理を施す前記ＳＯＩ層の膜厚（ｔ）と、前記犠牲酸化処理において形成する犠牲酸化膜の膜厚（ｄ）との関係が、０．９ｄ＞ｔ＞０．４５ｄを満たすように前記犠牲酸化膜を形成することを特徴とする貼り合わせＳＯＩウェーハの製造方法。
  2. 前記アルゴンガス含有雰囲気を１００％Ａｒガスとすることを特徴とする請求項１に記載の貼り合わせＳＯＩウェーハの製造方法。
  3. 前記ベースウェーハに５００ｎｍ以上のシリコン酸化膜を形成し、該シリコン酸化膜を形成したベースウェーハと、前記ボンドウェーハの前記イオン注入した表面とを貼り合わせた後、前記イオン注入層で前記ボンドウェーハを剥離することにより、前記ＢＯＸ層の膜厚が５００ｎｍ以上である前記貼り合わせＳＯＩウェーハを作製することを特徴とする請求項１又は請求項２に記載の貼り合わせＳＯＩウェーハの製造方法。
  4. 前記犠牲酸化処理後の前記ＳＯＩ層の表面にエピタキシャル層を形成することを特徴とする請求項１から請求項３のいずれか一項に記載の貼り合わせＳＯＩウェーハの製造方法。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111146146B (zh) * 2019-12-30 2022-09-06 长春理工大学 一种基底可多次利用的高效散热半导体衬底的制备方法

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0964321A (ja) * 1995-08-24 1997-03-07 Komatsu Electron Metals Co Ltd Ｓｏｉ基板の製造方法
JPH11204452A (ja) * 1998-01-13 1999-07-30 Mitsubishi Electric Corp 半導体基板の処理方法および半導体基板
JP4228419B2 (ja) * 1998-07-29 2009-02-25 信越半導体株式会社 Ｓｏｉウエーハの製造方法およびｓｏｉウエーハ
JP4526818B2 (ja) * 2001-07-17 2010-08-18 信越半導体株式会社 貼り合わせウエーハの製造方法
CN101124657B (zh) 2005-02-28 2010-04-14 信越半导体股份有限公司 贴合晶圆的制造方法及贴合晶圆
JP4398934B2 (ja) * 2005-02-28 2010-01-13 信越半導体株式会社 Ｓｏｉウエーハの製造方法
JP2007317988A (ja) * 2006-05-29 2007-12-06 Shin Etsu Handotai Co Ltd 貼り合わせウエーハの製造方法
JP5245380B2 (ja) * 2007-06-21 2013-07-24 信越半導体株式会社 Ｓｏｉウェーハの製造方法
JP5135935B2 (ja) * 2007-07-27 2013-02-06 信越半導体株式会社 貼り合わせウエーハの製造方法
JP5499428B2 (ja) * 2007-09-07 2014-05-21 株式会社Ｓｕｍｃｏ 貼り合わせウェーハの製造方法
EP2075830A3 (en) * 2007-10-11 2011-01-19 Sumco Corporation Method for producing bonded wafer
JP5522175B2 (ja) 2009-09-04 2014-06-18 信越半導体株式会社 Ｓｏｉウェーハの製造方法
JP5521561B2 (ja) * 2010-01-12 2014-06-18 信越半導体株式会社 貼り合わせウェーハの製造方法
JP5541136B2 (ja) * 2010-12-15 2014-07-09 信越半導体株式会社 貼り合わせｓｏｉウエーハの製造方法
JP6056516B2 (ja) * 2013-02-01 2017-01-11 信越半導体株式会社 Ｓｏｉウェーハの製造方法及びｓｏｉウェーハ
JP6380245B2 (ja) * 2015-06-15 2018-08-29 信越半導体株式会社 Ｓｏｉウェーハの製造方法
JP6513041B2 (ja) * 2016-02-19 2019-05-15 信越半導体株式会社 半導体ウェーハの熱処理方法

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