KR102317552B1 - 접합 soi 웨이퍼의 제조방법 - Google Patents

접합 soi 웨이퍼의 제조방법 Download PDF

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Abstract

본 발명은, 이온주입 박리법에 의해, 베이스 웨이퍼 상에 BOX층과 SOI층을 갖는 접합 SOI 웨이퍼를 제작하고, 아르곤가스 함유 분위기에서 평탄화열처리를 행한 후, SOI층의 막두께를 조정하는 희생산화처리를 행하는 접합 SOI 웨이퍼의 제조방법에 있어서, BOX층의 막두께를 500nm 이상으로 하고, 희생산화처리를 실시하는 상기 SOI층의 막두께(t)와, 희생산화처리에 있어서 형성하는 희생산화막의 막두께(d)의 관계가, 0.9d > t > 0.45d 를 만족하도록 상기 희생산화막을 형성하는 것을 특징으로 하는 접합 SOI 웨이퍼의 제조방법이다. 이에 따라, 접합 SOI 웨이퍼의 제조에 있어서, 평탄화열처리에 의해 오버행형상으로 남은 SOI층의 최외주부로부터의 파티클 발생을 미연에 방지할 수 있는 접합 SOI 웨이퍼의 제조방법이 제공된다.

Description

접합 SOI 웨이퍼의 제조방법
본 발명은, 접합 SOI 웨이퍼의 제조방법에 관한 것으로, 특히, 이온주입 박리법을 이용한 SOI 웨이퍼의 제조방법에 관한 것이다.
SOI(Silicon on Insulator) 웨이퍼의 제조방법, 특히 첨단집적회로의 고성능화를 가능하게 하는 박막 SOI 웨이퍼의 제조방법으로서, 이온주입한 웨이퍼를 접합 후에 박리하여 SOI 웨이퍼를 제조하는 방법(이온주입 박리법: 스마트컷법(등록상표)이라고도 불리는 기술)이 주목을 받고 있다.
이 이온주입 박리법은, 2매의 실리콘 웨이퍼 중, 적어도 일방에 산화막을 형성함과 함께, 일방의 실리콘 웨이퍼(본드 웨이퍼)의 상면으로부터 수소이온 또는 희가스이온 등의 가스이온을 주입하고, 이 웨이퍼 내부에 이온주입층(미소기포층 또는 봉입층이라고도 함)을 형성한다. 그 후, 이온을 주입한 쪽의 면을, 산화막을 개재하여 타방의 실리콘 웨이퍼(베이스 웨이퍼)와 밀착시키고, 그 후 열처리(박리열처리)를 가하여 미소기포층을 벽개면으로 하여 일방의 웨이퍼(본드 웨이퍼)를 박막형상으로 박리하여 접합 SOI 웨이퍼를 제조하는 기술이다. 또한, 박리 후의 SOI 웨이퍼에 대해, 열처리(결합열처리)를 가하여 강고하게 결합하는 방법이 있다(특허문헌 1 참조).
이 단계에서는, 벽개면(박리면)이 SOI층의 표면으로 되어 있으며, SOI막두께가 얇으면서 균일성도 높은 SOI 웨이퍼가 비교적 용이하게 얻어지고 있다. 그러나, 박리 후의 SOI 웨이퍼 표면에는 이온주입에 의한 데미지층이 존재하고, 또한, 표면거칠기가 통상의 실리콘 웨이퍼의 경면에 비해 큰 것으로 되어 있다. 따라서, 이온주입 박리법에서는, 이러한 데미지층과 표면거칠기를 제거하는 것이 필요해진다.
이 SOI층 표면의 표면거칠기나 데미지층을 제거하는 방법 중 하나로서, 아르곤 함유 분위기에서 고온열처리를 행하는 어닐법이 있다. 이 어닐법에 따르면, SOI층 표면을 평탄화하면서, 이온주입 박리법에 의해 얻어진 SOI층의 막두께균일성을 높게 유지할 수 있다(특허문헌 1, 2).
재공표공보 WO2003/009386호 재공표공보 WO2011/027545호
이온주입 박리법에 의해, 베이스 웨이퍼 상에 BOX층(매립산화막층)과 SOI층을 갖는 접합 SOI 웨이퍼를 제작하고, 아르곤가스 함유 분위기에서의 열처리(이하, 간단히 'Ar어닐'이라고도 함)에 의해 박리면의 평탄화를 행하면, SOI/BOX 계면, 및, BOX/베이스 웨이퍼 계면의 에칭이 진행되어, SOI층의 최외주부에 있어서 하지의 BOX층이 소실되므로, Ar어닐 직후에는, SOI층의 최외주부가 오버행형상으로 남아버리는 경우가 있었다.
그 결과, 그 후의 SOI 웨이퍼 제조공정(세정, 열처리 등)이나 디바이스제조공정 등에 있어서, 오버행부가 용이하게 벗겨져, 파티클을 발생시킨다는 문제가 있었다.
본 발명은, 상기 문제점을 감안하여 이루어진 것으로서, 접합 SOI 웨이퍼의 제조에 있어서, 아르곤가스 함유 분위기에서의 평탄화열처리에 의해 오버행형상으로 남은 SOI층의 최외주부로부터의 파티클의 발생을, 미연에 방지하는 것을 목적으로 한다.
상기 목적을 달성하기 위하여, 본 발명은, 실리콘 단결정으로 이루어진 본드 웨이퍼의 표면으로부터 수소이온 또는 희가스이온 중 적어도 1종류의 가스이온을 이온주입하여 이온주입층을 형성하고, 상기 본드 웨이퍼의 상기 이온주입한 표면과, 실리콘 단결정으로 이루어진 베이스 웨이퍼의 표면을 실리콘 산화막을 개재하여 접합한 후, 상기 이온주입층에서 상기 본드 웨이퍼를 박리함으로써, 상기 베이스 웨이퍼 상에 BOX층과 SOI층을 갖는 접합 SOI 웨이퍼를 제작하고, 이 접합 SOI 웨이퍼에 대해 아르곤가스 함유 분위기에서 평탄화열처리를 행한 후, 상기 SOI층의 막두께를 조정하는 희생산화처리를 행하는 접합 SOI 웨이퍼의 제조방법에 있어서, 상기 박리에 의해 제작된 접합 SOI 웨이퍼에 있어서의 상기 BOX층의 막두께를 500nm 이상으로 하고,
상기 희생산화처리를 실시하는 상기 SOI층의 막두께(t)와, 상기 희생산화처리에 있어서 형성하는 희생산화막의 막두께(d)의 관계가, 0.9d > t > 0.45d 를 만족하도록 상기 희생산화막을 형성하는 것을 특징으로 하는 접합 SOI 웨이퍼의 제조방법을 제공한다.
이와 같이, BOX층의 막두께가 500nm 이상인 접합 SOI 웨이퍼에 대해 아르곤가스 함유 분위기에서 평탄화열처리를 행한 후, 희생산화처리를 행하기 직전의 SOI층의 막두께(t)와, 희생산화처리에 있어서 형성하는 희생산화막의 막두께(d)의 관계가, 0.9d > t > 0.45d 를 만족하도록 희생산화막을 형성함으로써, SOI층의 오버행형상의 최외주부가 완전히 희생산화막으로 변화하므로, 그 후의 산화막 제거에 의해 완전히 제거할 수 있다. 그러므로, Ar어닐 후에 오버행형상으로 남은 SOI층의 최외주부로부터의 파티클의 발생을 미연에 방지할 수 있다.
또한 이 경우, 상기 아르곤가스 함유 분위기를 100% Ar가스로 하는 것이 바람직하다.
이와 같이 평탄화열처리를 100% Ar가스 분위기에서 행한 경우에는, 보다 현저하게 SOI층의 최외주부가 오버행형상으로 남기 때문에, 본 발명에 의한 접합 SOI 웨이퍼의 제조방법을 보다 효과적으로 이용할 수 있다.
또한, 본 발명에 있어서는, 상기 베이스 웨이퍼에 500nm 이상의 실리콘 산화막을 형성하고, 이 실리콘 산화막을 형성한 베이스 웨이퍼와, 상기 본드 웨이퍼의 상기 이온주입한 표면을 접합한 후, 상기 이온주입층에서 상기 본드 웨이퍼를 박리함으로써, 상기 BOX층의 막두께가 500nm 이상인 상기 접합 SOI 웨이퍼를 제작하는 것이 바람직하다.
박리용의 이온주입을 행하는 본드 웨이퍼에 이러한 두꺼운 산화막을 형성하는 경우, 고전압의 이온주입이 가능한 이온주입장치가 필요해진다. 그러므로, BOX층이 되는 500nm 이상의 실리콘 산화막은, 베이스 웨이퍼측에 형성하는 것이 바람직하다. 또한, 이와 같이 베이스 웨이퍼측에 500nm 이상의 실리콘 산화막을 형성한 경우, 열산화 계면(BOX층과 베이스 웨이퍼의 계면)에서의 벗겨짐이 특히 커지기 때문에, 보다 현저하게 SOI층의 최외주부가 오버행형상으로 남는다. 그러므로, 본 발명에 의한 접합 SOI 웨이퍼의 제조방법을 보다 효과적으로 적용할 수 있다.
또한, 본 발명에 있어서는, 희생산화처리 후의 SOI층의 표면에 에피택셜층을 형성할 수도 있다.
본 발명과 같이 이온주입 박리법으로 접합 SOI 웨이퍼를 제조하는 경우, SOI층의 막두께는 이온주입장치의 가속전압의 크기에 의존하므로, 통상은, 1μm보다 얇은 박막 SOI층으로 제한된다. 그러므로, 수μm 내지 그 이상의 두꺼운 막두께로, 또한, 막두께균일성이 높은 SOI층을 갖는 접합 SOI 웨이퍼를 제조하기 위해서는, 이온주입 박리법으로 제작한 박막 SOI층의 표면에 에피택셜층을 추가형성할 필요가 있다. 이러한 경우에 있어서도, 본 발명이면, SOI층의 최외주부로부터의 파티클의 발생을 미연에 방지할 수 있고, 에피택셜층 형성시의 결함발생도 억제할 수 있다.
본 발명에 따르면, Ar어닐 후의 희생산화처리에 있어서, SOI층의 오버행형상의 최외주부가 완전히 희생산화막으로 변화하도록 희생산화막두께를 조정함으로써, Ar어닐 후에 오버행형상으로 남은 SOI층의 최외주부로부터의 파티클의 발생을 미연에 방지할 수 있다.
도 1은 본 발명의 접합 SOI 웨이퍼의 제조방법의 일례를 나타낸 공정플로우도이다.
도 2는 Ar어닐 후에 SOI층의 최외주부가 오버행형상으로 남는 메커니즘 및 파티클의 발생 메커니즘의 설명도이다.
도 3은 본 발명의 접합 SOI 웨이퍼의 제조방법의 일례를 나타낸 설명도이다.
도 4는 (A) 박막(SOI+BOX)이 폭넓게 벗겨진 상태의 접합 SOI 웨이퍼의 SEM상, (B) SOI/BOX 계면에서의 침식이 진행된 상황의 SEM상, (C) BOX/베이스 웨이퍼 계면에서의 침식이 진행된 상황의 SEM상이다.
도 5는 본 발명에 있어서의, 희생산화처리를 실시하는 SOI층의 막두께(t)와, 희생산화처리에 있어서 형성하는 희생산화막의 막두께(d)의 관계를 나타낸 설명도이다.
이하, 아르곤가스 함유 분위기에서의 평탄화열처리에 의해, SOI층의 최외주부가 오버행형상으로 남아버리는 원인에 대하여 도 2를 참조하면서 설명한다.
이온주입 박리법에 의해, 접합 SOI 웨이퍼를 제조할 때, 박리 후의 SOI층(11)과 베이스 웨이퍼(12)의 접합 계면의 결합력을 높이기 위해, 산화성 분위기에서 결합열처리를 행하는 경우가 있다. 이 결합열처리에 의해, 박리 후의 SOI층(11)의 표면에 결합열처리에 의한 표면산화막(13)이 형성된다(도 2(a)). 그 후, 결합열처리로 형성된 표면산화막(13)을, 예를 들어 불산 등에 의해 제거한다(도 2(b)). 이 산화막 형성과 산화막 제거에 의해, 박리면에 잔류하는 이온주입시에 발생한 주입데미지를 제거할 수 있다. 이때, SOI층(11)/BOX층(14)의 계면(15)에 불산에 의한 침식이 생긴다.
그 후, 박리면을 평탄화하기 위해, 표면산화막(13)이 제거된 접합 SOI 웨이퍼에 대해, 아르곤 함유 분위기하에서 고온열처리(Ar어닐)를 행한다(도 2(c)). 이 고온의 Ar어닐에 의해, SOI층(11)의 표면의 실리콘원자에 마이그레이션이 발생하고, SOI층(11)의 표면이 평탄화되는 것과 동시에, Si/SiO2 계면(SOI/BOX 계면(15), 및, BOX/베이스 웨이퍼 계면(16))에 있어서, SiO가 기화함(Si+SiO2→2SiO)으로써 계면의 침식이 진행된다. 이 때문에, 박막(SOI+BOX)이 폭넓게 벗겨진 상태가 형성되어 버려, SOI층(11)의 최외주부가 오버행형상으로 남아버린다.
Ar어닐 후, SOI층의 막두께를 조정하기 위한 희생산화처리(희생산화막(17) 형성(도 2(d))+산화막 제거(도 2(e)))가 행해진다. 이 형성한 희생산화막(17)의 막두께가 불충분한 두께이면, 산화막 제거 후에 SOI층의 외주부가 오버행형상으로 얇게 남아버리므로, 그 얇은 SOI층의 외주부가, 세정 등의 후공정에서 벗겨져 파티클이 되어 버린다.
이에 반해 본 발명자는, BOX층의 두께가 500nm 이상이 되면, 박막(SOI+BOX)이 벗겨지는 정도가 현저해져, 보다 폭넓은 오버행형상이 형성되고, 파티클의 발생도 현저해지는 것을 발견하였다. 그리고, BOX층의 두께가 500nm 이상인 접합 SOI 웨이퍼에 대해, Ar어닐 후의 희생산화에 있어서, SOI층의 오버행형상의 외주부가 완전히 산화막으로 변화하도록 희생산화막두께를 조정함으로써, 오버행형상으로 남은 SOI층의 최외주부로부터의 파티클 발생을 미연에 방지할 수 있는 것을 발견하였다.
도 1에 본 발명의 접합 SOI 웨이퍼의 제조방법의 일례를 나타낸 공정플로우도를 나타낸다. 또한, 도 3에 본 발명의 접합 SOI 웨이퍼의 제조방법의 일례의 설명도를 나타낸다.
먼저, 실리콘 단결정으로 이루어진 본드 웨이퍼의 표면으로부터 수소이온 또는 희가스이온 중 적어도 1종류의 가스이온을 이온주입하여, 본드 웨이퍼의 소정 깊이로 이온주입층을 형성한다(도 1(A)).
이어서, 후에 BOX층(막두께 500nm 이상)이 되는 실리콘 산화막을, 본드 웨이퍼 및/또는 베이스 웨이퍼에 형성한다. 본드 웨이퍼에 이러한 두꺼운 산화막을 형성하면, 이온주입의 가속전압을 매우 높일 필요가 있으므로, 고전압의 이온주입이 가능한 이온주입장치가 필요해진다. 따라서, 본 발명에 있어서는, 베이스 웨이퍼에 500nm 이상의 실리콘 산화막을 형성하는 것이 바람직하다(도 1(B)). 물론, 본드 웨이퍼와 베이스 웨이퍼의 양방에 실리콘 산화막을 형성하고, 이들의 두께의 합계가 500nm 이상이 되도록 할 수도 있다.
그 후, 실리콘 산화막을 형성한 베이스 웨이퍼와 본드 웨이퍼의 이온주입한 표면을 접합한다(도 1(C)). 이 접합은, 예를 들어, 상온의 청정한 분위기하에서 본드 웨이퍼와 베이스 웨이퍼를 접촉시킴으로써, 접착제 등을 이용하는 일 없이 웨이퍼끼리 접착된다.
이어서, 박리열처리를 행해 이온주입층에서 본드 웨이퍼를 박리함으로써, 베이스 웨이퍼 상에, 500nm 이상의 막두께를 갖는 매립산화막층(BOX층)과, SOI층을 갖는 접합 SOI 웨이퍼를 제작한다(도 1(D)). 이 박리열처리로는, 예를 들어, Ar 등의 불활성가스 분위기하, 통상 400℃ 이상 700℃ 이하, 30분 이상 열처리를 가한다면 본드 웨이퍼를 이온주입층에서 박리할 수 있다. 또한, 접합면에 미리 플라즈마처리를 실시함으로써, 열처리를 가하지 않고(혹은, 박리되지 않을 정도의 온도에서 열처리를 가한 후), 외력을 가하여 박리할 수도 있다. 한편, 매립산화막층의 막두께의 상한은, 예를 들어 5μm로 할 수 있다.
그 후, 박리 후의 SOI층과 베이스 웨이퍼의 접합 계면의 결합력을 높이기 위해, 산화성 분위기에서의 결합열처리를 행하고, 그 후, 형성된 표면산화막을 제거하는 처리를 행할 수도 있다. 이 산화막 형성과 산화막 제거에 의해, 박리면에 잔류하는 이온주입시에 발생한 주입데미지를 제거할 수 있다.
이어서, 제작한 접합 SOI 웨이퍼에 대해 아르곤가스 함유 분위기에서 평탄화열처리를 행한다. 이때, 접합 SOI 웨이퍼에는, SOI층과 BOX층의 계면과, BOX층과 베이스 웨이퍼의 계면에, 각각 Si/SiO2 계면이 존재한다.
예를 들어, 상기 서술한 바와 같이, 베이스 웨이퍼(2)에 열산화막(3)을 형성하고(도 3(A)), 산화막이 없는 본드 웨이퍼와 접합하고, 이온주입 박리법에 의해 접합 SOI 웨이퍼를 제작하는 경우(도 3(B)), SOI층(1)과 BOX층(3)의 계면 A는 접합 계면이 되고, BOX층(3)과 베이스 웨이퍼(2)의 계면 B는 열산화막 계면이 된다. 이 경우, 도 3(C)에 나타내는 바와 같이, 베이스 웨이퍼(2)에 형성한 열산화막(3)(BOX층)의 내부에는 압축변형이 보존되어 있다. 그러므로, SiO의 기화반응(Si+SiO2→2SiO)에 의해 계면 B가 한번 절단되면 BOX층(3) 중의 내부응력이 개방되고, 박막(SOI+BOX)이 벗겨지는 방향으로 힘이 가해지므로 벗겨짐이 조장된다(도 3(D), (E)).
BOX층(3) 중의 내부응력은 BOX층(3)의 두께가 두꺼울수록 커지므로, BOX층(3)의 두께가 두꺼울수록 벗겨짐이 조장되기 쉬워진다. 그리고, 본 발명과 같이 BOX층(3)의 두께가 500nm 이상이면, 박막(SOI+BOX)의 벗겨지는 정도가 현저해져, 보다 폭넓은 오버행형상이 형성된다.
또한, 이러한 현상은, 아르곤 함유 분위기(예를 들어, 아르곤과 수소의 혼합가스 분위기나 100% Ar가스 분위기 등)에서 발생하고, 특히, 100% Ar가스 분위기에서, 1150℃ 이상의 고온장시간(30분 이상)의 열처리로 현저하게 발생한다.
BOX층(3): 막두께 1000nm, SOI층(1): 막두께 750nm를 갖는 접합 웨이퍼에 대해, Ar어닐을 행했을 때의, 박막(SOI+BOX)이 폭넓게 벗겨진 상태의 접합 SOI 웨이퍼의 SEM상을 도 4(A)에 나타낸다. 또한, SOI/BOX 계면 A에서의 침식이 진행된 상황의 SEM상을 도 4(B)에, BOX/베이스 웨이퍼 계면 B에서의 침식이 진행된 상황의 SEM상을 도 4(C)에 나타낸다.
그 후, SOI층(1)의 막두께를 조정하는 희생산화처리(희생산화막(4)형성+산화막 제거)를 행한다(도 1(F), 도 3(F), 도 3(G)).
여기서, 본 발명에 있어서는, SOI층(1)의 오버행형상의 외주부가 완전히 희생산화막(4)으로 변화하도록 희생산화조건을 조정하여 희생산화막두께를 조정한다.
구체적으로는, 도 5에 나타내는 바와 같이, SOI층의 오버행형상의 부분은 상하면에서 동시에 열산화막이 형성되므로, 막두께(t)인 SOI층의 오버행형상의 부분을 완전히 산화막으로 변화시키기 위해서는, 편면에 형성되는 희생산화막두께(d)의 관계가, 2×0.45d > t를 만족하도록, 희생산화막두께(d)를 조정하면 된다.
한편, 오버행형상의 부분 이외의 SOI층은 표면에만 희생산화막이 형성되므로, 희생산화 후에 SOI층을 잔존시키기 위해서는, t > 0.45d를 만족할 필요가 있다.
따라서, 0.9d > t > 0.45d 를 만족하도록 희생산화막두께(d)를 형성하기 위한 희생산화조건(산화온도, 산화시간 등)을 조정함으로써, SOI층의 오버행형상의 부분에 기인한 파티클의 발생을 억제하는 것이 가능해진다.
한편, 희생산화열처리의 조건은, 막두께가 0.9d > t > 0.45d 를 만족하는 희생산화막을 형성할 수 있는 조건이면 특별히 제한되지 않으나, 예를 들어 900 ~ 950℃ 정도의 온도에서 희생산화열처리를 행함으로써, OSF(산화유기적층결함)를 발생시키는 일 없이 박리면(SOI층 표면)의 데미지를 충분히 제거하는 것과 동시에 접합 계면결합강도를 강화할 수 있다.
이어서, 희생산화처리에 있어서 형성한 희생산화막을 제거한다(도 3(G)). 이에 따라, Ar어닐 후에 오버행형상으로 되어 있었던 SOI층의 외주부가 완전히 제거된다. 산화막 제거방법으로는, 예를 들어 15%의 HF세정, 및, 필요에 따라, RCA세정을 행하는 방법이 있다.
이러한 본 발명의 접합 SOI 웨이퍼의 제조방법에 따르면, Ar어닐 후의 희생산화처리에 있어서, SOI층의 오버행형상의 최외주부가 완전히 산화막으로 변화하도록 희생산화막두께를 조정함으로써, Ar어닐 후에 오버행형상으로 남은 SOI층의 최외주부로부터의 파티클 발생을 미연에 방지할 수 있다.
또한, 본 발명에 있어서는, 상기 희생산화처리 후의 SOI층의 표면에, 추가로, 에피택셜층을 형성함으로써, 비교적 두꺼운 SOI층막두께를 갖는 접합 SOI 웨이퍼로 할 수도 있다.
이 경우, 에피택셜 성장을 행하기 전의 SOI 웨이퍼의 외주테라스부의 베이스 웨이퍼 표면에 산화막이 잔존해 있는 경우에는, 이 산화막을 제거하고 나서 에피택셜 성장을 행하는 것이 바람직한데, 이 테라스부의 산화막을 제거하는 공정이나, 그 전에 행해진 희생산화처리공정의 산화막 제거에 의해, BOX층이 SOI층에 비해 약간 내측까지 에칭되기 때문에, BOX층의 단면(端面)이 SOI층의 단면(端面)보다 패인 구조가 된다.
그러므로, BOX층의 외주부가 SOI층의 단면으로부터 돌출된 상태(즉, BOX층의 최외주부가 노출된 상태)에서 에피택셜 성장을 행한 경우에 발생하는 폴리실리콘 성장이나, 단차(SOI층의 단면으로부터 성장한 에피택셜층과 테라스부로부터 성장한 에피택셜층 사이에 발생하는 계곡형상의 단차) 등의 결함발생을 방지할 수 있다.
실시예
이하, 실시예 및 비교예를 나타내어 본 발명을 보다 구체적으로 설명하나, 본 발명은 이들 실시예로 한정되는 것은 아니다.
하기 표 1의 제조조건에 의해, 이온주입을 행한 본드 웨이퍼와, 600nm의 막두께를 갖는 실리콘 산화막 부착된 베이스 웨이퍼를 접합하고, 이온주입층에서 본드 웨이퍼를 박리함으로써, 접합 SOI 웨이퍼를 제작하였다. 그 후, 결합열처리 및 결합열처리로 형성된 산화막을 제거하고, 그 후, 100% Ar가스 분위기에서 평탄화열처리를 행하였다. Ar어닐 후의 SOI막두께는, 각각 490nm(실시예), 415nm(비교예)였다.
이때, 실시예, 비교예의 어떠한 SOI 웨이퍼도, Ar어닐 직후에는, 도 3(E)의 도시와 같은 오버행형상이 남아 있는 것을 SEM관찰에 의해 확인하였다.
그 후, SOI층을 조정하는 희생산화처리(희생산화막 형성+산화막 제거)를 표 1에 기재된 조건으로 각각 행한 후, 각각의 세정조에서 SC1세정(80℃, 3분)을 행하여 건조하고, 파티클 카운터(KLA Tencor사제 SP2)를 이용하여, 표면에 부착된 파티클(직경 0.25μm 이상)을 측정하여 비교하였다.
(실시예) (비교예)
본드 웨이퍼 300mmφ, <100>, 산화막 없음
베이스 웨이퍼 300mmφ, <100>, 산화막 600nm 부착
이온주입 조건 H+, 65keV, 7×1016/㎠ H+, 55keV, 6.5×1016/㎠
박리열처리 조건 500℃, 30분, 질소분위기
결합열처리 조건 파이로제닉 산화, 950℃
산화막 제거 20% HF
평탄화열처리 조건 Ar100%, 1200℃, 60분
SOI층 막두께(t) 490nm 415nm
희생산화조건 파이로산화, 950℃ 파이로산화, 950℃
희생산화막두께(d) 589nm 422nm
0.9d > t > 0.45d 충족 비충족
산화막 제거 20% HF
SC1세정 후의 LPD 7개/wafer 75개/wafer
그 결과, 실시예에서는, 희생산화처리 후의 세정공정에 있어서, 비교예에 대해 파티클의 발생을 대폭 저감하는 효과가 얻어졌다.
한편, 본 발명은, 상기 실시형태로 한정되는 것은 아니다. 상기 실시형태는 예시이며, 본 발명의 특허청구범위에 기재된 기술적 사상과 실질적으로 동일한 구성을 가지며, 동일한 작용효과를 나타내는 것은, 어떠한 것이어도 본 발명의 기술적 범위에 포함된다.

Claims (5)

  1. 실리콘 단결정으로 이루어진 본드 웨이퍼의 표면으로부터 수소이온 및 희가스이온 중 선택되는 가스이온을 이온주입하여 이온주입층을 형성하고, 상기 본드 웨이퍼의 상기 이온주입한 표면과, 실리콘 단결정으로 이루어진 베이스 웨이퍼의 표면을 실리콘 산화막을 개재하여 접합한 후, 상기 이온주입층에서 상기 본드 웨이퍼를 박리함으로써, 상기 베이스 웨이퍼 상에 BOX층과 SOI층을 갖는 접합 SOI 웨이퍼를 제작하고, 이 접합 SOI 웨이퍼에 대해 아르곤가스 함유 분위기에서 평탄화열처리를 행한 후, 상기 SOI층의 막두께를 조정하는 희생산화처리를 행하는 접합 SOI 웨이퍼의 제조방법에 있어서,
    상기 박리에 의해 제작된 접합 SOI 웨이퍼에 있어서의 상기 BOX층의 막두께를 500nm 이상으로 하고,
    상기 평탄화 열처리 후 상기 SOI층의 최외주부가 오버행형상으로 남아있는 상기 접합 SOI 웨이퍼에 대해, 상기 희생산화처리를 실시하는 상기 SOI층의 막두께(t)와, 상기 희생산화처리에 있어서 형성하는 희생산화막의 막두께(d)의 관계가, 0.9d > t > 0.45d 를 만족하도록 상기 희생산화막을 형성하는 것을 특징으로 하는 접합 SOI 웨이퍼의 제조방법.
  2. 제1항에 있어서,
    상기 아르곤가스 함유 분위기를 100% Ar가스로 하는 것을 특징으로 하는 접합 SOI 웨이퍼의 제조방법.
  3. 제1항에 있어서,
    상기 베이스 웨이퍼에 500nm 이상의 실리콘 산화막을 형성하고, 이 실리콘 산화막을 형성한 베이스 웨이퍼와, 상기 본드 웨이퍼의 상기 이온주입한 표면을 접합한 후, 상기 이온주입층에서 상기 본드 웨이퍼를 박리함으로써, 상기 BOX층의 막두께가 500nm 이상인 상기 접합 SOI 웨이퍼를 제작하는 것을 특징으로 하는 접합 SOI 웨이퍼의 제조방법.
  4. 제2항에 있어서,
    상기 베이스 웨이퍼에 500nm 이상의 실리콘 산화막을 형성하고, 이 실리콘 산화막을 형성한 베이스 웨이퍼와, 상기 본드 웨이퍼의 상기 이온주입한 표면을 접합한 후, 상기 이온주입층에서 상기 본드 웨이퍼를 박리함으로써, 상기 BOX층의 막두께가 500nm 이상인 상기 접합 SOI 웨이퍼를 제작하는 것을 특징으로 하는 접합 SOI 웨이퍼의 제조방법.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 희생산화처리 후의 상기 SOI층의 표면에 에피택셜층을 형성하는 것을 특징으로 하는 접합 SOI 웨이퍼의 제조방법.
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111146146B (zh) * 2019-12-30 2022-09-06 长春理工大学 一种基底可多次利用的高效散热半导体衬底的制备方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012129347A (ja) * 2010-12-15 2012-07-05 Shin Etsu Handotai Co Ltd 貼り合わせｓｏｉウエーハの製造方法

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0964321A (ja) * 1995-08-24 1997-03-07 Komatsu Electron Metals Co Ltd Ｓｏｉ基板の製造方法
JPH11204452A (ja) * 1998-01-13 1999-07-30 Mitsubishi Electric Corp 半導体基板の処理方法および半導体基板
JP4228419B2 (ja) * 1998-07-29 2009-02-25 信越半導体株式会社 Ｓｏｉウエーハの製造方法およびｓｏｉウエーハ
WO2003009386A1 (en) * 2001-07-17 2003-01-30 Shin-Etsu Handotai Co.,Ltd. Method for producing bonding wafer
JP4398934B2 (ja) * 2005-02-28 2010-01-13 信越半導体株式会社 Ｓｏｉウエーハの製造方法
EP1855309A4 (en) 2005-02-28 2010-11-17 Shinetsu Handotai Kk METHOD FOR MANUFACTURING STICKED GALETTE AND STICKED GALETTE
JP2007317988A (ja) 2006-05-29 2007-12-06 Shin Etsu Handotai Co Ltd 貼り合わせウエーハの製造方法
JP5245380B2 (ja) 2007-06-21 2013-07-24 信越半導体株式会社 Ｓｏｉウェーハの製造方法
JP5135935B2 (ja) * 2007-07-27 2013-02-06 信越半導体株式会社 貼り合わせウエーハの製造方法
JP5499428B2 (ja) * 2007-09-07 2014-05-21 株式会社Ｓｕｍｃｏ 貼り合わせウェーハの製造方法
EP2075830A3 (en) * 2007-10-11 2011-01-19 Sumco Corporation Method for producing bonded wafer
JP5522175B2 (ja) 2009-09-04 2014-06-18 信越半導体株式会社 Ｓｏｉウェーハの製造方法
JP5521561B2 (ja) * 2010-01-12 2014-06-18 信越半導体株式会社 貼り合わせウェーハの製造方法
JP6056516B2 (ja) * 2013-02-01 2017-01-11 信越半導体株式会社 Ｓｏｉウェーハの製造方法及びｓｏｉウェーハ
JP6380245B2 (ja) * 2015-06-15 2018-08-29 信越半導体株式会社 Ｓｏｉウェーハの製造方法
JP6513041B2 (ja) * 2016-02-19 2019-05-15 信越半導体株式会社 半導体ウェーハの熱処理方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012129347A (ja) * 2010-12-15 2012-07-05 Shin Etsu Handotai Co Ltd 貼り合わせｓｏｉウエーハの製造方法

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