WO2005067053A1 - Soiウェーハの作製方法 - Google Patents

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Abstract

 スマートカット法によるSOIウェーハの作製で、剥離後の表面を平坦化し、SOI層を薄膜化して、SOI層の膜厚を均一化できるウェーハ作製方法を提供する。このSOIウェーハ作製方法は、活性層用シリコンウェーハに酸化膜を介して水素ガスをイオン注入し、シリコンバルク中にイオン注入層を形成する。次いで、この活性層用ウェーハを絶縁膜を介して支持ウェーハに貼り合わせる。この貼り合わせウェーハを加熱することにより、イオン注入層を境界にその一部を剥離し、SOIウェーハを作製する。このイオン注入層を境界として剥離した後、SOIウェーハを酸化性雰囲気で酸化処理する。この酸化膜は例えばHF液により除去する。この後、SOIウェーハをアルゴンガス雰囲気で1100°C以上で略3時間熱処理する。この結果、SOIウェーハの表面の平均2乗粗さが0.1nm以下まで改善される。

Description

明 細 書
SOIゥエーハの作製方法
技術分野
[0001] 本発明は、 SOI (Silicon On Insulator)ゥヱーハの作製方法、詳しくは SOIゥェ ーハの表面を平坦ィ匕する SOIゥエーハの作製方法に関する。
本願は、 2004年 1月 8日に出願された特願 2004— 3347号に対し優先権を主張し 、その内容をここに援用する。
背景技術
[0002] SOIゥエーハは、従来のシリコンゥエーハに比べ、素子間の分離、素子と基板間の 寄生容量の低減、 3次元構造が可能といった優越性があり、高速'低消費電力の LSI に使用されている。
[0003] SOIゥヱーハの作製方法の 1つに、シリコンゥヱーハ表面に水素イオンを注入した後 、剥離熱処理により、イオン注入層を境界として剥離するスマートカット法がある。しか し、剥離した時のダメージにより、剥離後の SOIゥヱーハの表面 (剥離面)が粗くなつて しまう。この問題に対して、例えば、特許文献 1に記載の SOIゥエーハの作製方法に は、気相エッチング法による平坦ィ匕処理が開示されている。
[0004] また、例えば、特許文献 2に記載の SOIゥエーハの作製方法には、剥離後のゥエー ハの表面を酸ィ匕処理した後に、水素を含む還元性雰囲気下で熱処理して、表面を 平坦化する技術が提案されて!ヽる。
[0005] しかし、特許文献 1に記載の機械加工の方法では、研磨代が不均一であり、 SOI層 の膜厚分布を均一にするのは難しい。そのため、特許文献 2のような高温熱処理によ り平坦化する技術が用いられる。しかし、特許文献 2に記載の SOIゥエーハの作製方 法においては、水素ガスのエッチング効果を利用して平坦ィ匕処理を行うと、エツチン グムラが生じやすくなる。そして、このエッチングムラにより、 SOI層の膜厚が不均一と なる。また、水素ガスを用いるための安全対策が必要となり、その設備費が高額とな るなどコスト面の問題がある。
特許文献 1:特開平 11-102848号公報 特許文献 2 :特開 2000-124092号公報
発明の開示
発明が解決しょうとする課題
[0006] この発明は、スマートカット法による SOIゥエーハの作製において、剥離後の剥離面 を平坦化する SOIゥエーハの作製方法を提供することを目的とする。
[0007] また、この発明は、 SOI層の膜厚を均一化して、 SOI層を薄膜ィ匕する SOIゥエーハ の作製方法を提供することを目的とする。
課題を解決するための手段
[0008] この発明は、活性層用ゥヱーハに絶縁膜を介して水素または希ガス元素をイオン注 入してイオン注入層を形成し、次いで、この活性層用ゥエーハを絶縁膜を介して支持 ゥエーハに貼り合わせて貼り合わせゥエーハを形成し、この後、この貼り合わせゥエー ハを熱処理して、イオン注入層を境界として剥離する SOIゥエーハの作製方法であつ て、貼り合わせゥエーハを熱処理することにより、イオン注入層を境界として剥離し S OIゥエーハを形成した後、 SOIゥエーハを酸ィ匕処理して SOI層表面に所定厚さの酸 化膜を形成し、次いで、この酸化膜を除去し、この後、 SOIゥエーハを不活性ガス雰 囲気で熱処理する SOIゥ ーハの作製方法である。
[0009] この SOIゥエーハの作製方法にあっては、スマートカット法による SOIゥエーハの作 製方法において、活性層用ゥエーノ、にイオン注入層を形成する。次いで、この活性 層用ゥエーハを絶縁膜を介して支持ゥエーハに貼り合わせる。この結果、絶縁膜を介 して 2枚のゥエーハが貼り合わされた貼り合わせゥエーハが作製される。この後、この 貼り合わせゥエーハを剥離熱処理することにより、イオン注入層を境界として剥離する
。このとき、剥離後の SOIゥエーハの表面の平均 2乗粗さ rms (root mean square )は lOnm以下である。
[0010] そして、この SOIゥヱーハを、例えば酸化性雰囲気で酸化処理をする。この結果、 S OI層表面に所定厚さの酸化膜が形成される。このときの酸ィ匕膜の厚さは 4000Aで ある。この後、 SOIゥエーハの酸ィ匕膜を例えば HFエッチングにより除去する。これに より、 SOIゥエーハの SOI層が剥離後よりも均一化され、かつ薄膜ィ匕が可能となる。
[0011] さらにこの後、例えばアルゴンガス雰囲気で 1100°Cの熱処理を略 3時間行う。アル ゴンガスは SOIゥエーハの表面を再結晶化(マイグレーション)させる。
[0012] この結果、 SOIゥエーハの表面の平均 2乗粗さ rms (10 ^ mX lO ^ m)は 0. lnm 以下まで低減できる。
[0013] 酸化処理は、剥離熱処理により完全に分離した場合、剥離熱処理と、同じ炉内で 連続して行える。また、平坦化熱処理は、結合熱処理と兼用できる。
[0014] スマートカット法による SOIゥエーハの熱処理には、イオン注入層を境界として剥離 する剥離熱処理と、剥離後の活性層用ゥ ーハと支持ゥ ーハとの結合を強化する 強化結合熱処理とがある。剥離熱処理後、 SOIゥエーハは、剥離によるダメージを受 け、その表面が粗くなつている。そこで、剥離熱処理後、不活性ガス雰囲気で所定の 温度に保持して平坦化熱処理を行う。そして、さらにこの後、この SOIゥエーハを酸ィ匕 性雰囲気で酸化処理をする。そして、この酸ィ匕膜を例えば HF液により除去する。す ると、 SOI層を薄膜ィ匕することができる。
[0015] 本発明の SOIゥエーハの作製方法において、上記不活性ガス雰囲気での熱処理 は、 SOIゥエーハをアルゴンガス雰囲気で、 1100°C以上の温度に略 3時間以上保持 することが好ましい。
[0016] 平坦化熱処理する温度は、 1100°C以上である。 1100°C未満であると、 SOIゥエー ハの表面を再結晶化させることができない。よって、 SOIゥエーハの表面の平坦ィ匕が 不十分となる。
[0017] この SOIゥエーハの作製方法にあっては、 SOIゥエーハは、温度が 1100°C以上に 略 3時間保持されて熱処理される。アルゴンガスは、水素ガスのように SOIゥエーハの 表面をエッチングする効果は少ない。しかし、剥離後の SOIゥヱーハの粗くなつてい る表面を、再結晶化 (マイグレーション)により滑らかにする効果を有している。これに より、 SOIゥエーハの表面が再結晶化(マイグレーション)されるとともに、その表面が 平坦化される。平坦化熱処理の温度が 1100°C以上であれば、 SOIゥヱーハの表面 が十分に再結晶化される。また、この熱処理は、貼り合わせ強化のための熱処理を 兼用することができる。
[0018] 本発明の SOIゥエーハの作製方法において、上記酸化処理は、 600°C— 1000°C の温度で処理することが好まし 、。 [0019] スマートカット法による SOIゥエーハの作製方法において、イオン注入層を境界とし て剥離した後、 SOIゥエーハを、酸化性雰囲気で酸化処理する。酸化処理時の温度 は 600°C— 1000°Cの範囲であり、酸化処理時間は限定されない。
[0020] この SOIゥエーハの作製方法にあっては、上記酸化性雰囲気での温度は、 600°C 一 1000°Cの範囲であり、より好ましくは 600°C— 800°Cである。 600°C未満では、十 分な酸ィ匕膜を形成させることが困難である。一方、 1000°Cを超えると、 SOIゥエーノヽ の表面の粗さが維持できず、 SOI層の均一性を悪ィ匕させることがある。
[0021] さらに本発明の SOIゥヱーハの作製方法においては、上記酸化膜の厚さを、 4000 A以上とすることが好ま 、。
[0022] この SOIゥエーハの作製方法にあっては、剥離後の SOIゥエーハの表面に形成さ れる酸ィ匕膜の厚さは 4000A以上である。 4000A未満であると、その後のアルゴン ガス雰囲気で熱処理しても十分に SOI層の表面を平坦ィ匕することができない。
[0023] このように、この発明によれば、スマートカット法による SOIゥエーハの作製方法にお いて、剥離後の SOIゥエーハを酸化性雰囲気で酸化処理すると、 SOI層表面に 400 OA以上の酸化膜が形成される。この後、酸ィ匕膜を例えば HFエッチングにより除去 する。これにより、 SOI層が均一化され、かつ、薄膜ィ匕が可能となる。
[0024] この後、 SOIゥエーハを、アルゴンガスの不活性雰囲気で 1100°C以上の温度に保 持して平坦化熱処理する。これにより、 SOIゥ ーハの表面 (剥離面)が再結晶化さ れ (マイグレーション)、その表面が平坦ィ匕される。
発明の効果
[0025] この結果、本発明によれば、 301ゥヱーハの表面の平均2乗粗さ1:1115 (10 111 10 μ m)は 0. lnm以下まで低減できる。
また、上記酸化処理は、剥離熱処理により完全に分離した場合、剥離熱処理と同じ 炉内で連続して行うことができる。
図面の簡単な説明
[0026] [図 1]図 1は,この発明の一実施形態に係る SOIゥ ーハの作製方法を示す工程図 である。
[図 2]図 2は、この発明の一実施形態に係る SOIゥヱーハの作製方法における剥離熱 処理から平坦化熱処理までの熱処理温度と時間との関係を示すグラフである。 発明を実施するための最良の形態
[0027] 以下、この発明の一実施形態を、図 1および図 2を参照して説明する。
ここでは、スマートカット法を用いて、 SOI層を形成する SOIゥエーハの作製方法に ついて説明する。
[0028] 本実施例に係るスマートカット法による SOIゥエーハの作製は、図 1の A— Gに示す ような工程で行われる。
[0029] まず、 CZ法により育成され、ボロンがドーパントとされたシリコンインゴットからスライ スしたシリコンゥエーハを 2枚準備する。これらのシリコンゥエーハを、一方を活性層用 ゥエーハとして、他方を支持用ゥエーハとする。そして、図 1の工程 Aに示すように、活 性層用ゥエーハとなるシリコンゥエーハの表面に酸ィ匕膜を形成する。酸化膜の形成は 、酸化炉内にシリコンゥエーハを挿入し、これを所定時間、所定温度に加熱すること により行われる。このとき、形成される酸ィ匕膜の厚さは 150nmである。
[0030] 次に、酸化膜が形成された活性層用ゥエーハを、イオン注入装置の真空チャンバ の中にセットする。そして、工程 Bに示すように、活性層用ゥエーハの表面より酸ィ匕膜 を介して加速電圧 = 50keV、ドーズ量 = 1. 0E16atomsZcm2の水素イオンを注入 する。水素イオンは、活性層用ゥエーハの表面力 所定深さの位置まで注入され、こ の結果、活性層用ゥエーハの所定深さ位置 (シリコン基板中の所定深さ範囲)にィォ ン注人層が形成される。
[0031] 次に、工程 Cに示すように、水素イオンが注入された活性層用ゥエーハを、そのィォ ンが注入された面 (酸ィ匕膜表面)を貼り合わせ面として、支持用ゥ ーハに貼り合わ せる。この結果、貼り合わせ界面に絶縁膜 (酸ィ匕膜)が介在された貼り合わせゥエー ハが形成される。
[0032] そして、工程 Dに示すように、貼り合わせゥエーハを略 500°C、窒素ガス雰囲気で熱 処理する。すると、貼り合わせゥエーハのイオン注入層において水素ガスのバブルが 形成され、このバブルが形成されたイオン注入層を境界として、活性層用ゥエーハの 一部 (貼り合わせゥエーハの一部)が剥離する。すなわち、貼り合わせゥエーハは、支 持ゥエーハに酸ィ匕膜を介して SOI層(活性層用ゥエーハの一部)が積層された SOW エーハと、残りの活性層用ゥエーハとに分離される。このときの SOIゥヱーハの表面の 平均 2乗粗さ rms (10 m X 10 m)は 10nm以下である。
[0033] ここまでの工程は、一般的なスマートカット法による SOIゥエーハの作製方法でのェ 程と同じである。
[0034] 次に、図 1の工程 Eおよび図 2に示すように、 SOIゥエーハについて、酸化性雰囲気 中で、温度を 650°C、 1時間のウエット酸ィ匕処理を行う。この結果、 SOI層表面に所定 厚さの酸化膜が形成される。
[0035] そして、工程 Fに示すように、この酸ィ匕膜を例えば HFエッチングにより除去する。こ れにより、 SOI層の厚さが均一化され、かつ、薄膜化される。
[0036] 上記一連の工程 (酸ィ匕処理および HFエッチング)は、複数回行ってもょ 、。これに より、平坦ィ匕された粗さを維持したままで、 SOI層の薄膜化がより可能である。すなわ ち、 SOI層の取り代が大きい場合は、酸化処理して酸化膜を形成した後、例えば HF エッチングにより酸ィ匕膜を除去する工程を繰り返すことにより、 SOI層がより薄膜化さ れる。
[0037] ウエット酸化処理する理由は、ドライ酸化雰囲気で酸化処理すると、酸化レートが遅 ぐ長時間の熱処理が必要となるからである。また、水素ガスの添加や、 HCI酸化の ような酸ィ匕レートの速 、ガス形態を用いても効果的である。
[0038] また、酸化膜の形成が異方性である低温領域で酸化処理が必要である。そのとき の酸化性雰囲気の温度は、 600°C— 1000°Cの範囲であり、より好ましくは 600°C—
800。Cである。
[0039] 次に、工程 Gに示すように、剥離熱処理した後の SOIゥエーハについて平坦ィ匕熱処 理を行う。この平坦化熱処理は、 SOIゥエーハをアルゴンガス雰囲気中で 1100°C以 上の温度に略 3時間保持することである。
[0040] 上述の図 1の工程 A— Gを経て完成された SOIゥヱーハの平均 2乗粗さ rms (10 μ m X 10 m)は 0. 06nmまで改善されることが確認された。一方、上述の工程 A— G の内、工程 Eに示す酸化処理および工程 Fに示す HF洗浄を実施せずに完成された SOIゥエーハの平均 2乗粗さ rms (10 m X 10 m)は 0. 2nmまでしか改善されな かった。 [0041] 酸化膜の厚さに関しては、例えば、上記水素イオン注入条件では、剥離後の SOI 層の厚さは略 4000Aである。この SOIゥヱーハに 4000 Aの酸化膜を形成し、これを 除去した後の SOI層の厚さは 2000Aとなる。よって、 SOI層の直下にある酸化膜 (B OX層)まで達することはない。しかし、水素イオンの加速電圧が低いと、剥離後の S OI層の厚さが薄くなつてしまい、酸ィ匕膜力 ¾ox層まで達してしまう。したがって、剥 離直後の SOI層の厚さは、 2000A以上が必要である。
[0042] SOI層の最終的な厚さは 500A— 1000Aが一般的である。したがって、酸化処理 および平坦化熱処理の条件を考慮すると、剥離直後の SOI層の厚さは、 3000A— 4000 A力女子まし!/ヽ。
[0043] 平坦ィ匕熱処理の温度が 1200°C以上であると、スリップ転移の発生するおそれがあ る。したがって、 1100°C— 1150°Cまでの温度が好ましい。熱処理時間もスループッ トを考慮して略 3時間が好まし 、。
[0044] 次に、上記酸化処理および平坦化熱処理についてそれぞれその条件を変更して 行った実験の結果を示す。
[0045] 上述の工程 A— Dを経て作製された SOIゥエーハについて平坦ィ匕熱処理温度を 1 050°C— 1300°C、時間を 1時間一 4時間に変化させて保持した。また、酸化膜の厚 さを 3000 A— 5000 Aまで変ィ匕させた。これらの SOIゥエーハについて、 SOI層の表 面の平均 2乗粗さ rms (10 ^ m X lO ^ m)についてそれぞれ公知の方法で評価した 。評価結果を以下の表 1に示す。
[0046] [表 1]
酸化膜厚
温度および時間 (A)
30 00 400 0 5 0 0 0
1 0 5 0°CX l h r X X X
1 0 5 OV 2 h r X X X
1 0 5 Ot:x 3 h r X X X
1 0 50°CX 4 h r X X X
1 1 00°CX 1 h r X X X
1 1 0 OVX 2 h r X X X
1 1 0 O X 3 h r X o o
1 1 0 0¾X 4 h r X o o
1 2 0 0°CX l h r X o o
1 2 0 O^X 2 h r X o o
1 2 0 OtX 3 h r X o o
1 2 00°CX 4 h r X o o
O:≤0. mX 10 m、 rms)
X: >0.
Figure imgf000010_0001
X 10 /X m、 rms)
[0047] 以上の実験の結果より、剥離した SOIゥエーハを、まず酸化処理し、この後この酸 化膜を除去する。そして、アルゴンガス雰囲気で 1100°Cの温度で略 3時間以上に保 持して平坦化熱処理する。この結果、 SOI層の表面の平均 2乗粗さ rms(10 mXl O^m)は 0. lnm以下にまで低減できることが確認された。
[0048] 以上、本発明の好ましい実施形態を説明した力 本発明はこれら実施形態に限定 されることはない。本発明の趣旨を逸脱しない範囲で、構成の付加、省略、置換、お よびその他の変更が可能である。本発明は前述した説明によって限定されることはな く、添付のクレームの範囲によってのみ限定される。
産業上の利用可能性
[0049] 本発明の SOIゥヱーハの作製方法によれば、スマートカット法による SOIゥエーハの 作製において、剥離後のゥエーハ剥離面を平坦ィ匕し、 SOI層の膜厚を均一化して、 SOI層を薄膜ィ匕することができる。

Claims

請求の範囲
[1] 活性層用ゥエーハに絶縁膜を介して水素または希ガス元素をイオン注入してイオン 注入層を形成し、次いで、前記活性層用ゥエーハを絶縁膜を介して支持ゥエーハに 貼り合わせて貼り合わせゥエーハを形成し、この後、前記貼り合わせゥエーハを熱処 理して、前記イオン注入層を境界として剥離する SOIゥエーハの作製方法であって、 前記貼り合わせゥエーハを熱処理することにより、前記イオン注入層を境界として剥 離し SOIゥエーハを形成した後、前記 SOIゥエーハを酸ィ匕処理して SOI層表面に所 定厚さの酸化膜を形成し、次いで、前記酸化膜を除去し、この後、前記 SOIゥエーハ を不活性ガス雰囲気で熱処理する SOIゥエーハの作製方法。
[2] 前記不活性ガス雰囲気での熱処理は、前記 SOIゥエーハをアルゴンガス雰囲気で 、 1100°C以上の温度に略 3時間以上保持する請求項 1に記載の SOIゥエーハの作 製方法。
[3] 前記酸化処理は、 600°C— 1000°Cの温度で処理する請求項 1に記載の SOIゥェ ーハの作製方法。
[4] 前記酸化膜の厚さは、 4000 A以上である請求項 1に記載の SOIゥエーハの作製方 法。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2008004591A1 (fr) * 2006-07-04 2008-01-10 Sumco Corporation Procédé de production d'une tranche liée
JP2009260315A (ja) * 2008-03-26 2009-11-05 Semiconductor Energy Lab Co Ltd Soi基板の作製方法及び半導体装置の作製方法
JP2009260314A (ja) * 2008-03-26 2009-11-05 Semiconductor Energy Lab Co Ltd Soi基板の作製方法及び該soi基板を用いた半導体装置

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5082299B2 (ja) * 2006-05-25 2012-11-28 株式会社Sumco 半導体基板の製造方法
JP5433927B2 (ja) 2007-03-14 2014-03-05 株式会社Sumco 貼り合わせウェーハの製造方法
JP5183969B2 (ja) * 2007-05-29 2013-04-17 信越半導体株式会社 Soiウェーハのシリコン酸化膜形成方法
JP5466410B2 (ja) * 2008-02-14 2014-04-09 信越化学工業株式会社 Soi基板の表面処理方法
JP5478199B2 (ja) * 2008-11-13 2014-04-23 株式会社半導体エネルギー研究所 半導体装置の作製方法
US7927975B2 (en) 2009-02-04 2011-04-19 Micron Technology, Inc. Semiconductor material manufacture
US20120045883A1 (en) * 2010-08-23 2012-02-23 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing soi substrate
FR2987935B1 (fr) * 2012-03-12 2016-07-22 Soitec Silicon On Insulator Procede d'amincissement de la couche active de silicium d'un substrat du type "silicium sur isolant" (soi).
US8962224B2 (en) * 2012-08-13 2015-02-24 Applied Materials, Inc. Methods for controlling defects for extreme ultraviolet lithography (EUVL) photomask substrate
FR3007891B1 (fr) * 2013-06-28 2016-11-25 Soitec Silicon On Insulator Procede de fabrication d'une structure composite

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2003009386A1 (fr) * 2001-07-17 2003-01-30 Shin-Etsu Handotai Co.,Ltd. Procede de production de plaquettes de liaison
WO2003009366A1 (fr) * 2001-07-16 2003-01-30 S.O.I. Tec Silicon On Insulator Technologies Procede d'amelioration de l'etat de surface d'une plaquette semiconductrice
JP2003224247A (ja) * 2002-01-29 2003-08-08 Shin Etsu Handotai Co Ltd Soiウエーハ及びsoiウエーハの製造方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH112848A (ja) 1997-06-12 1999-01-06 Mitsubishi Cable Ind Ltd 分極反転結晶の製造方法
JP2000124092A (ja) 1998-10-16 2000-04-28 Shin Etsu Handotai Co Ltd 水素イオン注入剥離法によってsoiウエーハを製造する方法およびこの方法で製造されたsoiウエーハ
FR2827078B1 (fr) * 2001-07-04 2005-02-04 Soitec Silicon On Insulator Procede de diminution de rugosite de surface
KR100511656B1 (ko) * 2002-08-10 2005-09-07 주식회사 실트론 나노 에스오아이 웨이퍼의 제조방법 및 그에 따라 제조된나노 에스오아이 웨이퍼
JP4552858B2 (ja) * 2003-09-08 2010-09-29 株式会社Sumco 貼り合わせウェーハの製造方法
US7179719B2 (en) * 2004-09-28 2007-02-20 Sharp Laboratories Of America, Inc. System and method for hydrogen exfoliation
JP2006216826A (ja) * 2005-02-04 2006-08-17 Sumco Corp Soiウェーハの製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2003009366A1 (fr) * 2001-07-16 2003-01-30 S.O.I. Tec Silicon On Insulator Technologies Procede d'amelioration de l'etat de surface d'une plaquette semiconductrice
WO2003009386A1 (fr) * 2001-07-17 2003-01-30 Shin-Etsu Handotai Co.,Ltd. Procede de production de plaquettes de liaison
JP2003224247A (ja) * 2002-01-29 2003-08-08 Shin Etsu Handotai Co Ltd Soiウエーハ及びsoiウエーハの製造方法

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
See also references of EP1705704A4 *

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2008004591A1 (fr) * 2006-07-04 2008-01-10 Sumco Corporation Procédé de production d'une tranche liée
JP2008016534A (ja) * 2006-07-04 2008-01-24 Sumco Corp 貼り合わせウェーハの製造方法
US8048769B2 (en) 2006-07-04 2011-11-01 Sumco Corporation Method for producing bonded wafer
JP2009260315A (ja) * 2008-03-26 2009-11-05 Semiconductor Energy Lab Co Ltd Soi基板の作製方法及び半導体装置の作製方法
JP2009260314A (ja) * 2008-03-26 2009-11-05 Semiconductor Energy Lab Co Ltd Soi基板の作製方法及び該soi基板を用いた半導体装置

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