JPWO2005022610A1 - 貼り合わせウェーハの製造方法 - Google Patents
貼り合わせウェーハの製造方法 Download PDFInfo
- Publication number
- JPWO2005022610A1 JPWO2005022610A1 JP2005513521A JP2005513521A JPWO2005022610A1 JP WO2005022610 A1 JPWO2005022610 A1 JP WO2005022610A1 JP 2005513521 A JP2005513521 A JP 2005513521A JP 2005513521 A JP2005513521 A JP 2005513521A JP WO2005022610 A1 JPWO2005022610 A1 JP WO2005022610A1
- Authority
- JP
- Japan
- Prior art keywords
- wafer
- active layer
- thickness
- oxide film
- bonded
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
- H01L21/76254—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/977—Thinning or removal of substrate
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Element Separation (AREA)
Abstract
Description
これは、酸化膜を形成後、水素(または軽元素)を所定深さ位置にイオン注入した活性層用ウェーハと、酸化膜を有しない支持用ウェーハとを貼り合わせ、次いで、得られた貼り合わせウェーハを熱処理炉に装入して熱処理することにより、このイオン注入領域から活性層用ウェーハの一部を剥離して活性層を形成する方法である。
すなわち、軽元素は絶縁膜(BOX)を通して活性層用ウェーハの表層にイオン注入される。そのため、図3に示すように、絶縁膜12aの厚さが、軽元素のイオンの注入深さ(Rp)、言い換えれば活性層用ウェーハ10の剥離深さに影響を与える。その結果、図4に示すように、活性層用ウェーハ10の平面内で、絶縁膜が厚い領域では、製造された貼り合わせウェーハの活性層13が薄くなる。逆に、絶縁膜が薄い領域では、活性層13が厚くなる。
しかしながら、この方法で埋め込み絶縁膜の膜厚均一性を高めるには限界がある。これは、例えば活性層用ウェーハ10がシリコンウェーハで、絶縁膜12aがシリコン酸化膜の場合、酸化膜形成レートのパラメータとして知られる酸素ガスの流れと炉内温度とが、必ずしもウェーハ表面内で均一ではないからである。このことは、シリコンウェーハの熱酸化膜形成のために一般的に使われている縦型炉を使用した場合でも同様である。なお、酸化膜の厚みが増大するにつれ、上記酸素ガスの流れおよび炉内温度の不均一さはより顕著になる。
そして、酸化膜がダメージ(損傷)を有すると、酸化膜をエッチングしたときエッチングレートが高くなる。このエッチングレートが高い酸化膜は、イオン注入を行わない酸化膜と比べて酸化膜耐圧が低下することになる。
イオン注入では、軽元素のイオン注入深さの4分の3の位置が、理論上、最大注入ダメージ深さであることが知られている。これは、注入されたイオンと、被注入材料(本発明の場合はシリコン)を構成する原子との相互作用で説明される。すなわち、高速のイオンがシリコン原子と衝突を繰り返しながら速度が低下するが、イオンが停止する直前、すなわち、最深の注入深さ位置の直上位置で注入されたイオンとシリコン原子との相互作用が最も大きくなるため、その領域におけるダメージが最大となる。
絶縁膜がシリコン酸化膜の場合、軽元素がイオン注入された埋め込みシリコン酸化膜は、イオン注入によるダメージから、エッチング時のエッチング速度が熱酸化膜より大きくなることも知られている。この結果は、絶縁層の耐圧性能の劣化を意味する。
その結果、活性層用ウェーハの酸化膜の厚さをtdox、イオン注入深さをRp、活性層の厚さをtsoiとすると、次式を満たす条件で、イオン注入されたシリコン酸化膜(埋め込みシリコン酸化膜)のエッチング速度が熱酸化膜のエッチング速度とほぼ同等となることを見出した。
0.1Rp=0.1×(tdox+tsoi)>tdox
tdox<(1/9)×tsoi
絶縁膜としては、例えば酸化膜、窒化膜などを採用することができる。
製造後の貼り合わせウェーハにおいて、絶縁膜(埋め込み絶縁膜)の総厚は限定されない。例えば、0.1〜0.5μmである。
活性層の厚さは限定されない。例えば、厚膜の活性層では1〜2μmである。また、薄膜の活性層では0.01〜1μmである。この発明は、薄膜の活性層を有する貼り合わせウェーハに好適である。活性層用ウェーハに形成された絶縁膜の厚さと、支持用ウェーハに形成された絶縁膜の厚さの比は限定されない。
イオン注入時の軽元素のドーズ量は限定されない。例えば2×1016〜8×1016atoms/cm2である。
軽元素のイオン注入時の加速電圧は、50keV以下、好ましくは30keV以下、さらに好ましくは20keV以下である。軽元素のイオン注入は、低加速電圧ほど目標深さに軽元素を集中させることができ、例えば薄膜SOI作製には有利である。しかしながら、低加速電圧ほどBOX層の注入ダメージが大きくなり、本発明がより有効となる。
活性層用ウェーハと支持用ウェーハとの貼り合わせは、例えば常温により両ウェーハを重ね合わせ、その後、貼り合わせ強化熱処理を施して貼り合わせ強度を高める。その際の加熱温度は800℃以上、例えば1100℃である。貼り合わせ強化熱処理の時間は、例えば2時間である。熱酸化炉内の雰囲気ガスとしては、窒素などを使用できる。
絶縁膜の好ましい厚さは0.05〜1.0μmである。0.05μm未満では、絶縁膜が薄すぎてイオン注入後または支持用ウェーハとの貼り合わせ前の洗浄時に、活性層用ウェーハの絶縁膜が消失するおそれがある。
しかも、活性層用ウェーハの絶縁膜が薄くなることから、イオン注入の深さが相対的に深く、ウェーハ表面近傍に存在する軽元素のイオン注入による埋め込み絶縁膜のダメージを低減することができる。
12a,12b シリコン酸化膜(絶縁膜)、
12c 埋め込みシリコン酸化膜(絶縁膜)、
13 活性層、
14 水素イオン注入領域(イオン注入領域)、
20 支持用ウェーハ、
30 貼り合わせウェーハ。
その後、図1のS103工程およびS104工程に示すように、両ウェーハ10,20に酸素ガス雰囲気で熱酸化処理を施し、両ウェーハ10,20の露出面の全域に、シリコン酸化膜12a、12bをそれぞれ形成する。熱酸化処理条件は、例えば後述の表1に示す試験例1の場合、活性層用ウェーハ10が700℃、20時間、支持用ウェーハ20が1000℃、6時間である。シリコン酸化膜12aの厚さは0.01μm(所望の活性層13の厚さの約2%に該当)、シリコン酸化膜12bの厚さは0.14μmである。両シリコン酸化膜12a,12bの厚さは、酸化温度および処理時間によって変更される。
そして、図1のS109工程に示すように、SOI構造の貼り合わせウェーハ30は、活性層13の外周部に残ったシリコン酸化膜12aと、支持用ウェーハ20のシリコン酸化膜12bとが、50重量%のHF溶液(室温)により、1分間、HFエッチングされる。その後、図1のS110工程に示すように、活性層13の表面が研磨装置により研磨される。こうして、スマートカット法による貼り合わせSOIウェーハ11が作製される(図1のS110工程を参照)。
しかも、シリコン酸化膜12aが薄くなることから、水素イオンの注入深さが相対的に深くなり、このイオン注入による埋め込みシリコン酸化膜12cのダメージを低減することができる。
活性層の膜厚の均一性はエリプソメータにより測定した。また、埋め込みシリコン酸化膜(活性層用ウェーハ側のシリコン酸化膜+支持用ウェーハ側のシリコン酸化膜)のエッチングレートは、1重量%のHF溶液を使用し、20℃、1分間のエッチングしたときのエッチングレートである。その結果を表1に示す。
なお、表中のBOXは埋め込みシリコン酸化膜12cを示し、tdoxは活性層用ウェーハの酸化膜12aの厚さを示し、tsoiは活性層13の厚さを示している。また、表中の剥離後の活性層均一性は、以下の式により求めた。
(剥離後の活性層のばらつき/剥離後のSOI厚さ)×100(%)
Claims (4)
- 絶縁膜が形成された活性層用ウェーハの所定深さ位置に軽元素をイオン注入し、上記活性層用ウェーハにイオン注入領域を形成するイオン注入工程と、
その後、上記活性層用ウェーハと、絶縁膜が形成された支持用ウェーハとを、両絶縁膜同士を重ね合わせて貼り合わせ、貼り合わせウェーハを作製する貼り合わせ工程と、
この貼り合わせウェーハを熱処理し、上記イオン注入領域内に軽元素バブルを形成させ、上記貼り合わせウェーハのイオン注入側を剥離して活性層を形成する剥離工程とを備えた貼り合わせウェーハの製造方法。 - 上記活性層用ウェーハの絶縁膜の厚さtdoxは、
tdox<(1/9)×tsoi
tsoi=活性層の厚さ
の式を満足させる請求項1に記載の貼り合わせウェーハの製造方法。 - 上記活性層用ウェーハと上記支持用ウェーハとの貼り合わせ前に、上記活性層用ウェーハおよび上記支持用ウェーハについてそれぞれプラズマ処理を施す請求項1または請求項2に記載の貼り合わせウェーハの製造方法。
- 上記プラズマ処理は、酸素ガス雰囲気または窒素ガス雰囲気で、400℃以下の温度に10秒間以上保持して行う請求項3に記載の貼り合わせウェーハの製造方法。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003309239 | 2003-09-01 | ||
JP2003309239 | 2003-09-01 | ||
PCT/JP2004/012633 WO2005022610A1 (ja) | 2003-09-01 | 2004-09-01 | 貼り合わせウェーハの製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPWO2005022610A1 true JPWO2005022610A1 (ja) | 2007-11-01 |
Family
ID=34269549
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005513521A Pending JPWO2005022610A1 (ja) | 2003-09-01 | 2004-09-01 | 貼り合わせウェーハの製造方法 |
Country Status (4)
Country | Link |
---|---|
US (1) | US7625808B2 (ja) |
EP (1) | EP1662549B1 (ja) |
JP (1) | JPWO2005022610A1 (ja) |
WO (1) | WO2005022610A1 (ja) |
Families Citing this family (34)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2006111790A1 (en) * | 2005-04-22 | 2006-10-26 | S.O.I.Tec Silicon On Insulator Technologies | Chemical-mechanical polishing method and apparatus |
FR2890489B1 (fr) * | 2005-09-08 | 2008-03-07 | Soitec Silicon On Insulator | Procede de fabrication d'une heterostructure de type semi-conducteur sur isolant |
US7601271B2 (en) * | 2005-11-28 | 2009-10-13 | S.O.I.Tec Silicon On Insulator Technologies | Process and equipment for bonding by molecular adhesion |
JP5042506B2 (ja) * | 2006-02-16 | 2012-10-03 | 信越化学工業株式会社 | 半導体基板の製造方法 |
JP5082299B2 (ja) * | 2006-05-25 | 2012-11-28 | 株式会社Sumco | 半導体基板の製造方法 |
JP5135713B2 (ja) * | 2006-05-25 | 2013-02-06 | 株式会社Sumco | 半導体基板の製造方法 |
JP2008004900A (ja) * | 2006-06-26 | 2008-01-10 | Sumco Corp | 貼り合わせウェーハの製造方法 |
FR2903809B1 (fr) * | 2006-07-13 | 2008-10-17 | Soitec Silicon On Insulator | Traitement thermique de stabilisation d'interface e collage. |
FR2905799B1 (fr) * | 2006-09-12 | 2008-12-26 | Soitec Silicon On Insulator | Realisation d'un substrat en gan |
KR100828029B1 (ko) * | 2006-12-11 | 2008-05-08 | 삼성전자주식회사 | 스택형 반도체 장치의 제조 방법 |
FR2910177B1 (fr) * | 2006-12-18 | 2009-04-03 | Soitec Silicon On Insulator | Couche tres fine enterree |
EP2264755A3 (en) * | 2007-01-24 | 2011-11-23 | S.O.I.TEC Silicon on Insulator Technologies S.A. | Method for manufacturing silicon on insulator wafers and corresponding wafer |
FR2912258B1 (fr) * | 2007-02-01 | 2009-05-08 | Soitec Silicon On Insulator | "procede de fabrication d'un substrat du type silicium sur isolant" |
JP5194508B2 (ja) * | 2007-03-26 | 2013-05-08 | 信越半導体株式会社 | Soiウエーハの製造方法 |
US7763502B2 (en) * | 2007-06-22 | 2010-07-27 | Semiconductor Energy Laboratory Co., Ltd | Semiconductor substrate, method for manufacturing semiconductor substrate, semiconductor device, and electronic device |
JP2009076890A (ja) * | 2007-08-31 | 2009-04-09 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法、半導体装置、及び電子機器 |
JP2009135453A (ja) * | 2007-10-30 | 2009-06-18 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法、半導体装置及び電子機器 |
US7858495B2 (en) * | 2008-02-04 | 2010-12-28 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing SOI substrate |
JP4577382B2 (ja) | 2008-03-06 | 2010-11-10 | 信越半導体株式会社 | 貼り合わせウェーハの製造方法 |
JP2009260313A (ja) * | 2008-03-26 | 2009-11-05 | Semiconductor Energy Lab Co Ltd | Soi基板の作製方法及び半導体装置の作製方法 |
FR2931585B1 (fr) * | 2008-05-26 | 2010-09-03 | Commissariat Energie Atomique | Traitement de surface par plasma d'azote dans un procede de collage direct |
KR101629193B1 (ko) * | 2008-06-26 | 2016-06-10 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | Soi 기판의 제작 방법 |
FR2935536B1 (fr) | 2008-09-02 | 2010-09-24 | Soitec Silicon On Insulator | Procede de detourage progressif |
JP5263509B2 (ja) * | 2008-09-19 | 2013-08-14 | 信越半導体株式会社 | 貼り合わせウェーハの製造方法 |
SG160302A1 (en) * | 2008-09-29 | 2010-04-29 | Semiconductor Energy Lab | Method for manufacturing semiconductor substrate |
US8741740B2 (en) * | 2008-10-02 | 2014-06-03 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing SOI substrate |
JP2010114409A (ja) * | 2008-10-10 | 2010-05-20 | Sony Corp | Soi基板とその製造方法、固体撮像装置とその製造方法、および撮像装置 |
EP2200077B1 (en) * | 2008-12-22 | 2012-12-05 | Soitec | Method for bonding two substrates |
JP2011082443A (ja) * | 2009-10-09 | 2011-04-21 | Sumco Corp | エピタキシャルウェーハおよびその製造方法 |
FR2961630B1 (fr) | 2010-06-22 | 2013-03-29 | Soitec Silicon On Insulator Technologies | Appareil de fabrication de dispositifs semi-conducteurs |
US8338266B2 (en) | 2010-08-11 | 2012-12-25 | Soitec | Method for molecular adhesion bonding at low pressure |
FR2964193A1 (fr) | 2010-08-24 | 2012-03-02 | Soitec Silicon On Insulator | Procede de mesure d'une energie d'adhesion, et substrats associes |
FR2973158B1 (fr) * | 2011-03-22 | 2014-02-28 | Soitec Silicon On Insulator | Procédé de fabrication d'un substrat de type semi-conducteur sur isolant pour applications radiofréquences |
US10483152B2 (en) | 2014-11-18 | 2019-11-19 | Globalwafers Co., Ltd. | High resistivity semiconductor-on-insulator wafer and a method of manufacturing |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07249749A (ja) * | 1994-03-11 | 1995-09-26 | Canon Inc | Soi基板の作製方法 |
JPH11186187A (ja) * | 1997-12-22 | 1999-07-09 | Mitsubishi Materials Silicon Corp | Soi基板の製造方法 |
JP2000030996A (ja) * | 1998-07-07 | 2000-01-28 | Shin Etsu Handotai Co Ltd | Soiウエーハの製造方法及びsoiウエーハ |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
FR2681472B1 (fr) * | 1991-09-18 | 1993-10-29 | Commissariat Energie Atomique | Procede de fabrication de films minces de materiau semiconducteur. |
US6159825A (en) * | 1997-05-12 | 2000-12-12 | Silicon Genesis Corporation | Controlled cleavage thin film separation process using a reusable substrate |
US6027988A (en) * | 1997-05-28 | 2000-02-22 | The Regents Of The University Of California | Method of separating films from bulk substrates by plasma immersion ion implantation |
AU9296098A (en) * | 1997-08-29 | 1999-03-16 | Sharon N. Farrens | In situ plasma wafer bonding method |
JP4476390B2 (ja) * | 1998-09-04 | 2010-06-09 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
US6255195B1 (en) * | 1999-02-22 | 2001-07-03 | Intersil Corporation | Method for forming a bonded substrate containing a planar intrinsic gettering zone and substrate formed by said method |
JP2004193515A (ja) * | 2002-12-13 | 2004-07-08 | Shin Etsu Handotai Co Ltd | Soiウエーハの製造方法 |
US7344957B2 (en) * | 2005-01-19 | 2008-03-18 | Texas Instruments Incorporated | SOI wafer with cooling channels and a method of manufacture thereof |
-
2004
- 2004-09-01 JP JP2005513521A patent/JPWO2005022610A1/ja active Pending
- 2004-09-01 WO PCT/JP2004/012633 patent/WO2005022610A1/ja active Application Filing
- 2004-09-01 US US10/569,942 patent/US7625808B2/en not_active Expired - Fee Related
- 2004-09-01 EP EP04772589.0A patent/EP1662549B1/en not_active Expired - Fee Related
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07249749A (ja) * | 1994-03-11 | 1995-09-26 | Canon Inc | Soi基板の作製方法 |
JPH11186187A (ja) * | 1997-12-22 | 1999-07-09 | Mitsubishi Materials Silicon Corp | Soi基板の製造方法 |
JP2000030996A (ja) * | 1998-07-07 | 2000-01-28 | Shin Etsu Handotai Co Ltd | Soiウエーハの製造方法及びsoiウエーハ |
Also Published As
Publication number | Publication date |
---|---|
US7625808B2 (en) | 2009-12-01 |
WO2005022610A1 (ja) | 2005-03-10 |
EP1662549A4 (en) | 2010-09-15 |
US20080200010A1 (en) | 2008-08-21 |
EP1662549B1 (en) | 2015-07-29 |
EP1662549A1 (en) | 2006-05-31 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPWO2005022610A1 (ja) | 貼り合わせウェーハの製造方法 | |
JP3762144B2 (ja) | Soi基板の作製方法 | |
JP3352340B2 (ja) | 半導体基体とその製造方法 | |
JP3697106B2 (ja) | 半導体基板の作製方法及び半導体薄膜の作製方法 | |
EP2879176B1 (en) | Method for producing hybrid substrates, and hybrid substrate | |
JPWO2003009386A1 (ja) | 貼り合わせウエーハの製造方法 | |
JPH09237884A (ja) | 半導体基板の作製方法 | |
WO2000024059A1 (fr) | Procede de production de tranche soi utilisant un procede de separation d'implantation d'ions hydrogene et tranche soi produite a l'aide du procede | |
JP2009032972A (ja) | 貼り合わせウエーハの製造方法 | |
US7863158B2 (en) | Treatment for bonding interface stabilization | |
JP4419147B2 (ja) | 貼り合わせウェーハの製造方法 | |
JPWO2005027204A1 (ja) | 貼り合わせウェーハおよびその製造方法 | |
JP2013143407A (ja) | 貼り合わせsoiウェーハの製造方法 | |
JP5499428B2 (ja) | 貼り合わせウェーハの製造方法 | |
JP2002184960A (ja) | Soiウェーハの製造方法及びsoiウェーハ | |
WO2008004591A1 (fr) | Procédé de production d'une tranche liée | |
JP2005197524A (ja) | Soiウェーハの作製方法 | |
JP2006165061A (ja) | Soiウェーハの製造方法 | |
EP1965413B1 (en) | Method for manufacturing soi substrate | |
JP2004055752A (ja) | Soiウェーハの製造方法 | |
JP2006202989A (ja) | Soiウエーハの製造方法及びsoiウェーハ | |
EP3007204B1 (en) | Method for manufacturing bonded wafer | |
WO2016059748A1 (ja) | 貼り合わせウェーハの製造方法 | |
JP2006165062A (ja) | Soiウェーハの製造方法 | |
JP2004214400A (ja) | 半導体基板の製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090220 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090421 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20091030 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100104 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20100625 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100924 |
|
A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20101004 |
|
A912 | Re-examination (zenchi) completed and case transferred to appeal board |
Free format text: JAPANESE INTERMEDIATE CODE: A912 Effective date: 20101228 |